基于高速SerDes接口芯片的ATE测试板设计

随着通信技术的飞速发展,高速串行互连以其结构简单、不需要传输同步时钟和相比并行传输具有更高数据传输效率等优点而成为了现代通信和数据传输的重要组成部分。随着对数据传输速率要求的不断提高,串化器/解串器(SerDes)接口应运而生。作为高速串行通信的重要组成部分,对其芯片的研究和设计一直是一个热点。主要从基本原理和测试需求2个方面入手,研究分析了高速SerDes接口芯片的测试方案和ATE测试板设计方法。介绍了高速SerDes接口芯片的基本工作原理、回环功能测试和关键测试参数。并从叠层结构、走线规则和板材选取3个方向阐述了ATE测试板的设计方法。

基于Arria10的高速Serdes接口设计

随着航天测控技术的飞速发展,系统传输速率成为了限制系统整体性能的关键因素之一。Serdes接口以其传输速率高、抗干扰能力强、功耗低等优点,迅速成为高速传输接口发展的主流。针对串行链路速率及带宽不断提高的问题,提出了一种基于Arria10 FPGA芯片的高速Serdes接口模块的设计方案。通过板间的高速数据传输实验,使用Transceiver Toolkit验证了经过PMA参数优化后的单路10 Gbps的传输速率以及最高768 Gbps的总传输带宽,解决了高速传输系统对传输带宽要求高的问题,为系统实现高速数字开关矩阵的设计提供了技术支持。

JESD204B接口协议中的8B10B编码器设计

基于JESD204B接口协议设计和实现了一种新型8B10B编码器。利用极性信息简化编码码表;利用3B4B与5B6B并行编码提升电路工作频率;利用人为加入一位均衡信息,减少逻辑处理层数。仿真结果表明,电路单元面积1 756 mm2、功耗1.13 m W及最大工作频率342 m Hz,相较于传统方法具有一定的改进且完全符合JESD204B协议规范。可应用于基于JESD204B接口协议的高速串行接口的设计中。

JESD204B接口协议中的加扰电路设计

数据加扰有助于避免在高速串行传输中出现频谱杂散,对JESD204B协议规定的加扰电路进行了具体设计和实现。首先详细描述了协议要求,以8位并行加扰为例阐述了自同步加扰和解扰的电路原理,最后根据解扰器输出状态与初始状态值有关这一问题提出了改进的电路结构以及关键设计代码。仿真结果表明,该改进电路完全满足协议要求,可应用于JESD204B规范的高速串行接口电路设计。

JESD204B协议中发送端同步电路设计与实现

作为JEDEC最新的AD/DA采样数据传输协议,JESD204B协议新增了对多通道串行传输的同步支持。为了确保多通道同步传输的准确性,发送端同步电路采用Verilog HDL设计并实现了协议规定的码群同步,初始通道对齐与的同步字节替换等功能。Modelsim仿真结果验证了发送端同步电路符合协议要求,Design Complier(0.18μm工艺库)综合结果表明电路在数据传输阶段的处理频率达到255.03 MHz,可应用于JESD204B高速串行接口电路设计中。

一种抗电离干扰的高速串行驱动器

针对工业界高速串行接口(SerDes)发射级的驱动器在电离干扰条件下受到单粒子效应(SEE)干扰导致传输出错的问题,分析了经典高速SerDes驱动器结构受SEE干扰的机理,提出了一种采用密勒补偿的互补电流源全差分驱动电路结构,能够显著抑制单粒子效应在驱动器敏感节点上引起的扰动,改善高速SerDes抗SEE干扰的能力。基于所提出的驱动器结构设计了一款3.125 Gbit/s的高速SerDes收发器,并在130 nm部分耗尽型(PD)绝缘体上硅(SOI)CMOS工艺下完成了流片。在SEE的干扰条件下的测试结果显示,该驱动器的单粒子瞬态能量阈值显著高于经典结构驱动器,达到21.9MeV·cm^2·mg^-1,可应用于星载计算机高速数据传输。

基于JESD204B接口协议的接收端电路研制

文章提出了一种符合JESD204B协议规范的接收电路设计方案。首先根据设计需求进行分析,对接收电路的总体架构自顶而下地进行了设计。其次,分析了接收电路的组成框架及各个子模块的设计思路和功能,完成了JESD204B接口传输层、链路层的设计。具体包括传输层的数据解帧模块设计和链路层的字符替换、解扰、解码、缓存buffer等模块设计。此外还设计了字符定界、物理层测试、错误检测和ILAS序列检测等电路模块,最终完成了一个符合JESD204B协议规范的接收电路完整设计。最后在XILINX公司的Vivado平台对整个接收电路的设计进行了仿真和综合,并且与第三方IP核发送端电路进行对接和环回验证。结果表明,本设计能够与第三方IP对接成功,完全符合协议规范和性能要求。

基于JESD204B接口协议的组帧器电路设计

随着数模转换器的转换速率越来越高,JESD204B串行接口逐渐成为芯片间数据传输的主流接口。在深入理解JESD204B协议中有关M、S、L、F参数规定和组帧原理的基础上,采用三级映射结构实现了一种通用的四字节组帧电路设计。该电路由于采用分级映射方法,方便实现JESD204B协议所规范的各种组帧模式,并通过采用四字节并行处理技术,降低了电路对系统时钟的要求,适合低成本CMOS工艺实现。电路综合结果表明,该组帧器符合JESD204B协议规定的性能指标要求,可应用于JESD204B串行接口电路的自主设计。

符合JESD204B接口协议的发送端电路设计

JESD204B协议规定的串行接口(Serdes接口)是ADC/DAC转换器与数字信号处理器之间进行数据传输和交换的新兴接口。对JESD204B接口协议规定的发送端电路进行了具体设计和实现。首先描述了协议对发送端电路的性能要求,然后给出了包含组帧器、控制器和数据链接层处理等三个主要电路模块的八通道发送端电路设计方案和具体实现过程。该设计还跟第三方IP核进行了对比仿真,结果表明,发送端电路能够完成协议规定功能,可直接应用于JESD204B协议规定的新兴接口电路设计。