高压抗辐射横向扩散金属氧化物半导体的设计与研究

针对宇航级功率集成电路中横向扩散金属氧化物半导体(LDMOS)器件抗单粒子辐射性能低的问题,开展了高压LDMOS抗单粒子效应加固技术的研究,采用重掺杂P+well及漏区缓冲层结构设计了一种耐压为60 V的N型LDMOS器件。利用TCAD软件对重掺杂P+well及漏区缓冲层结构的加固机理进行仿真分析,并对回片器件利用Ta离子(线性能量转移,LET=79.2 MeV·cm^(2)/mg)进行辐照试验验证,结果表明,提高Pwell掺杂浓度和采用缓冲层结构可将高压LDMOS器件抗单粒子烧毁电压提升至60 V。

SiC功率LDMOS器件发展现状及新进展

集成化和小型化是未来电力电子技术的发展方向,SiC-横向扩散金属氧化物半导体(LDMOS)器件兼有SiC材料优势和LDMOS器件优势,击穿电压高、比导通电阻低、易与其他器件集成,在单片功率集成和小型化应用中起着重要的作用,但受限于晶圆材料和部分工艺加工技术而发展有限。综述了国内外SiC晶圆材料和SiC-LDMOS器件结构的发展现状,着重从衬底材料、晶体取向和器件结构优化方面阐述了SiC-LDMOS的研究进展,指出了SiC-LDMOS全面发展的瓶颈所在,展望了未来SiC-LDMOS的发展方向。

Si/SiC超结LDMOSFET的短路和温度特性

Si/SiC超结横向双扩散金属氧化物半导体场效应管(SJ-LDMOSFET)能有效改善Si SJ-LDMOSFET阻断电压低、温度特性差和短路可靠性低的问题。采用TCAD软件对Si SJ-LDMOSFET和Si/SiC SJ-LDMOSFET的短路和温度特性进行研究。当环境温度从300 K上升到400 K时,Si/SiC SJ-LDMOSFET内部最高温度均低于Si SJ-LDMOSFET,表现出良好的抑制自热效应的能力;Si/SiC SJ-LDMOSFET的击穿电压基本保持不变,且饱和电流退化率较低。发生短路时,Si/SiC SJ-LDMOSFET内部最高温度上升率要明显小于Si SJ-LDMOSFET。在环境温度为300 K和400 K时,Si/SiC SJ-LDMOSFET的短路维持时间相对于Si SJ-LDMOSFET分别增加了230%和266.7%。研究结果显示Si/SiC SJ-LDMOSFET在高温下具有更好的温度稳定性和抗短路能力,适用于高温、高压和高短路可靠性要求的环境中。

基于有限元方法的半导体器件电-热分析

随着微电子技术的迅猛发展,各种微电子设备获得了空前广泛的应用,电子系统对电磁干扰的敏感程度也随之增加。在电磁脉冲的影响下,电子系统中的晶体管会发生电、热击穿,因此,半导体器件的可靠性日益成为电磁兼容性领域的关键问题。为了研究半导体器件在常见电磁脉冲影响下的可靠性问题,本文采用了一种混合时域有限元方法,对半导体器件进行综合的电-热分析,通过计算机仿真数值求解半导体物理方程和热力学方程,获得在电磁脉冲下半导体器件内部的温度分布情况。从仿真结果可以看到,半导体器件在电磁脉冲作用下会产生严重的热效应,内部温度甚至能达到材料熔点。因而,在电子系统设计中必须采用相应的技术对半导体器件进行电磁防护。

高压LDMOS场极板的分析与设计

场板是高压LDMOS中普遍使用的一种结终端技术,对单阶梯LDMOS场板的长度、其下方氧化层厚度以及场氧侵蚀厚度等参数进行了模拟和分析,在此基础上设计了一种新型体硅双阶梯场板LDMOS,并对其具体参数进行了细致的模拟和分析。模拟结果表明,双阶梯场板LDMOS的击穿电压比单阶梯场板LDMOS提高了15.3%,导通电阻降低了17.1%,电流驱动能力也提高了8.5%。

LDMOS微波功率放大器分析与设计

在对晶体管绝对稳定性分析的基础上,根据负载牵引得到的晶体管的输入输出阻抗运用共轭匹配,成功设计出2级LDMOS微波功率放大器,P-1大于45 dBm,在1580-1650 MHz功率增益30 dB以上,PAE大于30％。同时,得到了最终的版图并且运用MOMENTUM对它进行了2．5D仿真,得到了理想的结果。

高压功率LDMOS的场极板击穿电压分析

提高 LDMOS的一个关键步骤是加场极板以降低其表面击穿电压。文中分析了加场极板后的 LDMOS击穿电压模式 ,指出了场极板的分压作用和场极板边界的影响 。

新型的功率器件——射频LDMOS

射频LDMOS功率器件与普通双极型功率器件相比,结构合理、增益高、热稳定性好、性价比高,广泛应用于通信、广播、航空、军事电子等领域。文中对射频LDMOS功率器件的发展趋势、应用前景及主要性能作了较详细的分析,通过实验得出结论,LDMOS功率器件可用于固态发射机中。

微波功率LDMOS的工艺仿真及研制

利用工艺仿真软件Tsuprem 4,针对氧化、退火等工艺进行仿真及校准,并据此对LDMOSFET进行了设计及工艺仿真。结合Medici得到LDMOSFET的结构参数以及相应电学参数,与研制结果进行了比较,仿真结果与实际研制结果吻合较好,实现了在工作频率1 GHz,VDD=28 V条件下,输出功率Po=10 W,Gp=10 dB,η=55%的良好性能。

带阶梯栅氧的N-LDMOS晶体管热载流子退化分析(英文)

为了减小高压N-LDMOS器件的热载流子效应并维持其开态特性,提出了一种带有阶梯栅氧的新型N-LDMOS器件结构.与传统的N-LDMOS器件相比,其栅极下方Si-SiO2界面处的电场强度明显减弱,因而可以有效地减少器件的热载流子效应,而该阶梯栅氧结构可以通过功率集成电路工艺中普遍采用的栅氧生长方法进行2次栅氧生长来获得.采用TCAD仿真技术对传统的N-LDMOS器件和所提出的新型N-LDMOS器件的热载流子退化现象进行了对比和分析,并在维持原有器件特性参数的基础上得出了新型N-LDMOS器件中厚栅氧部分的最优长度.最后,通过选取某些特性参数进行了实际的器件退化测试,结果表明该新型N-LDMOS器件的热载流子退化现象得到了很大的改善.

薄膜SOI上大于600 V LDMOS器件的研制

针对600 V以上SOI高压器件的研制需要,分析了SOI高压器件在纵向和横向上的耐压原理。通过比较提出薄膜SOI上实现高击穿电压方案,并通过仿真预言其可行性。在埋氧层为3μm,顶层硅为1.5μm的注氧键合(Simbond)SOI衬底上开发了与CMOS工艺兼容的制备流程。为实现均一的横向电场,设计了具有线性渐变掺杂60μm漂移区的LDMOS结构。为提高纵向耐压,利用场氧技术对硅膜进行了进一步减薄。流片实验的测试结果表明,器件关态击穿电压可达600 V以上(实测832 V),开态特性正常,阈值电压提取为1.9 V,计算开态电阻为50Ω.mm2。

高压LDMOS功耗的分析

利用二维半导体器件模拟软件MEDICI对LDMOS进行了模拟。采用分段模型计算了器件各部分电阻值和总电阻值,并讨论了电阻值随器件结构参数以及外加偏压变化的情况,给出了高压LDMOS主要的功耗区及其变化情况。

利用改善的体连接技术制备SOI LDMOSFET

对功率器件中常用的体连接技术进行了改进,利用一次硼离子注入技术形成体连接。采用与常规1μmSOI(硅-绝缘体)CMOS工艺兼容的工艺流程,在SIMOXSOI片上制备了LDMOS结构的功率器件。器件的输出特性曲线在饱和区平滑,未呈现翘曲现象,说明形成的体连接有效地抑制了部分耗尽器件的浮体效应。当漂移区长度为2μm时,开态击穿电压达到10V,最大跨导17.5mS/mm。当漏偏压为5V时,SOI器件的泄漏电流数量级为1nA,而相应体硅结构器件的泄漏电流为1000nA。电学性能表明,这种改善的体连接技术能制备出高性能的SOI功率器件。

BP神经网络法在高压LDMOS器件设计中的应用

利用一个3×5×1的3层BP神经网络结构对高压LDMOS的器件性能进行优化设计。将3个重要的工艺参数n-drift层注入剂量、p-top层注入剂量和p-top层长度作为网络的输入,LDMOS击穿电压作为网络的输出,利用训练得到的网络对工艺参数进行优化。结果表明,训练样本和测试样本的网络输出值和通过TCAD工具得到的测量值均非常接近,得到的最优工艺参数非常理想。

S波段200 W硅LDMOS功率管研制

研制了具有高频高增益特性的硅LDMOS芯片,采用0.35μm精细栅实现高频率性能,CoSi2/PolySi栅工艺技术降低电阻,Ti/W金属场板优化漂移区电场分布降低反馈电容,并采用等平面工艺技术提高芯片一致性。采取参数仿真优化内匹配设计,并通过多个LDMOS芯片合成实现大功率输出。最终实现的S波段大功率硅LDMOS器件性能为:在32 V工作电压,3.1~3.5 GHz频带内,300μs脉宽,15%占空比的工作条件下,输出功率大于200 W,增益大于9 dB,效率大于42%。

LDMOS射频功率放大器电热记忆效应研究

以横向扩散金属氧化物半导体(LDMOS)场效应管射频功率放大器为例,介绍了LDMOS FET电热效应模型,理论推导了LDMOS FET的结温与其耗散功率的量化关系。

1.2~1.4GHz 600W硅LDMOS微波功率晶体管研制

针对雷达、通信、遥控遥测等领域对LDMOS大功率器件的迫切需求,基于南京电子器件研究所LDMOS技术平台,优化了版图布局、芯片结构,开发了50VL波段600 W硅LDMOS。该器件耐压大于115V,在50V工作电压、1.2~1.4GHz工作频率、300μs脉宽,10%占空比及15 W输入功率的工作条件下,输出功率大于630 W,增益大于16.3dB,漏极效率大于53.1%。所研制的芯片已进入相关工程应用。

2000W硅LDMOS微波脉冲大功率晶体管

针对雷达、等离子体射频源、广播通信等领域对LDMOS大功率器件的迫切需求,通过热仿真优化了芯片版图布局,通过芯片级Load-pull仿真优化了芯片结构,成功开发了50V千瓦级硅LDMOS功率管。该器件耐压大于140V,在50V工作电压、230MHz工作频率、100μs脉宽、20%占空比、18W输入功率的测试条件下,输出功率大于2 000 W,增益大于20.4dB,漏极效率大于66.2%,抗失配通过10∶1。

700V三层RESURF nLDMOS优化设计

提出了一种利用高能离子注入形成的700V三层RESURF结构nLDMOS。与双RESURF结构漂移区表面注入形成P-top层不同,三层RESURF结构在漂移区内部形成P型埋层,漂移区表面保留一条N型导电通路,导通电阻有所降低。利用Sentaurus TCAD仿真软件,分析各参数对器件击穿电压和导通电阻的影响。与普通单RESURF和双RESURF结构相比,三层RESURF LDMOS器件的优值(FOM)得到提高,三种结构的优值之比为1∶1.75∶2.03。

LDMOS器件软失效分析及优化设计

横向扩散金属氧化物半导体(LDMOS)器件在高压静电放电(ESD)防护过程中易因软失效而降低ESD鲁棒性。基于0.25μm Bipolar-CMOS-DMOS工艺分析了LDMOS器件发生软失效的物理机理,并提出了增强ESD鲁棒性的版图优化方法。首先制备了含N型轻掺杂漏版图的LDMOS器件,传输线脉冲(TLP)测试表明,器件在ESD应力下触发后一旦回滞即发生软失效,漏电流从2.19×10-9 A缓慢增至7.70×10-8 A。接着,对LDMOS器件内部电流密度、空间电荷及电场的分布进行了仿真,通过对比发现电场诱导的体穿通是引起软失效及漏电流增大的主要原因。最后,用深注入的N阱替代N型轻掺杂漏版图制备了LDMOS器件,TLP测试和仿真结果均表明,抑制的体穿通能有效削弱软失效,使其适用于高压功率集成电路的ESD防护。