芯粒技术在人工智能芯片设计中的应用探索

随着人工智能技术的飞速发展,人工智能(Artificial Intelligence,AI)芯片的需求呈指数级增长。为了满足AI芯片的高算力需求,基于芯粒技术(Chiplet)的片上系统(System on Chip,SoC)设计方法逐渐受到关注。Chiplet技术可以灵活地将多种功能模块进行组合,从而实现不同的芯片系统。基于Chiplet技术的AI芯片设计可以带来更高的算力、更好的灵活性和更低的功耗。本文详细探讨基于Chiplet技术的人工智能芯片设计方法,并分析其技术特点、设计流程以及面临的挑战。

小型自主攻击无人机系统设计与实现

小型无人机已经被广泛应用于目标攻击作战任务,但智能化程度较低,仍然非常依赖“人在回路”的远程操作。针对自主攻击任务需求,设计并实现了一套低成本的小型自主攻击无人机系统。首先SoC AI芯片为核心设计了AI处理板卡,完成了目标识别和目标跟踪两种模型的训练和部署,实现了自主攻击中目标检测和跟踪技术;其次设计了目标攻击控制算法;最后搭建了一套小型无人机飞行平台,进行了实际飞行测试。结果表明,整套系统能够对人员、车辆等典型目标进行稳定识别和跟踪锁定,并可实现目标选取和自主攻击。

从RTL到GDS的功耗优化全流程

功耗作为大型SoC芯片的性能功耗面积(PPA)三要素之一,已经变得越来越重要。尤其是当主流设计平台已经发展到了7 nm以下。AI芯片一般会有多个核心并行执行高性能计算任务。这种行为会产生巨大的功耗。因此在AI芯片的设计过程中,功耗优化变得尤为重要。利用一个典型的功耗用例波形或者一组波形,可以从RTL进来开始功耗优化。基本的方式是借助Joules-replay实现基于RTL波形产生相对应的网表波形。在Genus的syn-gen、syn-map、syn-opt三个综合阶段,都可以加入Joules-replay,并且产生和综合网表相对应的波形,用于Innovus PR阶段进一步地进行功耗优化。在Innovus中实现Place和Routing也分为3个阶段:place_opt、cts_opt和route_opt。同样每一步都可以引入Joules-replay来生成功耗优化所需的网表波形。最终在Tempus timing signoff的环境中,再次引入波形进行功耗优化。基于上面的一系列各个节点的精确功耗优化该设计可以获得10%以上的功耗节省。此时再结合multi-bit技术,最终可以获得21%的功耗节省。