基于SoC-FPGA的RISC-V处理器软硬件系统级平台

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标,发掘紧耦合SoC-FPGA器件的潜力,构建了一套RISC-V软核与ARM硬核(SoC侧)之间的信息交互机制.通过共享内存和虚拟核间中断等方法,可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源,并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外,为提升软硬件系统级平台的敏捷性,构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估,验证了该平台可有效缩短系统级测试的迭代周期,提升RISC-V处理器软硬件原型评测效率.

综述:面向SoC-FPGA的开源处理器

近年来,随着各种IP核的广泛应用,So C-FPGA的应用领域也随之日益扩展.处理器作为So C-FPGA的核心IP,其对系统性能的影响至关重要.使用开源处理器IP能大幅度提高So C-FPGA系统级设计的效率,已成为现在项目开发中常用的手段.本文研究了现有的绝大多数开源处理器的关键技术指标,从可用性和稳定性上提出了一种选择开源处理器的方法.根据该方法,选择出一些具有高可用性和稳定性的开源处理器.最后,利用不同厂商提供的FPGA EDA工具将所述的开源处理器进行了综合与实现,并与现有FPGA厂商提供的商用软核Nios II和Microblaze进行了比较和讨论.

基于SoC-FPGA的码率控制传输系统搭建

视频传输的通信带宽是有限的,为了充分利用信道带宽,需要对视频编码产生的码率进行控制。本文运用速率-量化参数R-Q二次模型,通过选取合适的QP值来对编码速率进行控制,搭建基于SoC-FPGA的HEVC视频流跨结构传输系统,并在其基础上通过软硬件协同开发进行码率控制。实验表明,本文提出的模型可以有效降低编码失真度,同时能够保证视频高质量、低延迟的传输。

一种基于SoC-FPGA的HEVC编码器高效数据存取系统

HEVC视频编码器的FPGA硬件实现非常复杂,对视频数据存取要求非常高.本文基于SoC-FPGA异构平台,提出了一种高效的数据存取设计方案,实现了HEVC视频编码器稳定高效的编码.上板测试推算表明,本文提出的HEVC编码器数据存取系统一定程度上降低了DDR4存储带宽的压力,提高了HEVC编码效率.

基于AHB总线的双通道DMA控制器的系统设计

直接存储存取是一种在各个模块间进行大量数据传输的高速度、高效率的传输方式。在CPU对DMA进行初始化配置后,允许DMA作为主机占用总线,直接对外围设备和存储器的数据进行读写,实现外设和存储器、存储器和存储器之间的数据传输,不再需要CPU的干预,可以解放CPU,极大提高数据传输效率。本文旨在基于AHB总线协议的双通道DMA控制器实现外设与存储器之间的数据传输。

数据处理单元技术应用研究

随着网卡的带宽不断增长,软件处理方式逐渐成为网络带宽和时延的瓶颈,也增加了对CPU资源的占用。数据处理单元(DPU)可以实现将传输、存储和安全等功能从服务器的CPU卸载至网卡上,通过硬件方式实现网络加速,释放服务器的算力资源。同时,通过DPU的网络可编程能力,可以实现网络转发逻辑的定制化,保证了功能的灵活性。本文介绍了网卡的发展历程和DPU的不同实现方式,分析了DPU在数据中心的应用场景,提出了现阶段DPU在数据中心的引入方案。

基于RISC-V内核的UHF RFID阅读器SoC设计

为降低RFID阅读器产品设计的难度和结构复杂度,设计一款符合ISO/IEC 18000-6C协议的RFID阅读器SoC。系统用硬件实现协议中对于阅读器要求的脉冲间隔码模块、循环冗余编码/校验模块、FM0码/Miller码解码模块等。(有歧义)选用开源RISC-V内核蜂鸟E203提供控制和用户可编程空间。编写基于FreeRTOS实时嵌入式操作系统的SoC配套软件。经过测试,该设计能够在FPGA芯片内正常运行,实现符合协议对阅读器通信要求的相关操作,能够支持二次开发实现除RFID通信外的其它操作。

海洋实时电磁探测采集系统设计

海洋电磁探测是水下目标非声探测的研究热点。针对水下目标电磁探测的实时计算和高速传输需求,提出一种基于SoC FPGA的海洋实时电磁探测采集系统(ROEM/SoC FPGA)。系统主控采用内嵌ARM Cortex⁃A9处理器的SoC FPGA,包括HPS端和FPGA端。HPS端搭建基于嵌入式Linux操作系统的系统软件,实现多通道电磁数据的时频分析和实时传输,时频分析采用短时傅里叶变换方法,实时传输采用基于MQTT和TCP/IP的网络传输;FPGA端搭建数字逻辑实现多通道电磁数据同步采集;FPGA端与HPS端通过AXI总线互联。与传统的“低功耗MCU+FPGA”电磁探测采集系统相比,具有较强的数据实时计算和传输能力,测试结果表明,设计的ROEM/SoC FPGA系统能够有效完成多通道电磁数据的时频分析和网络传输,对采样率为125 Hz的10 min单通道电磁场数据的时频分析计算耗时约为2634 ms,网络传输速率可达14.5 MB/s,可以满足水下目标电磁探测的应用需求。

SoC芯片的RomCode设计与FPGA验证研究

RomCode固化于SoC芯片内部且不可更改,除保证芯片上电时可进入到稳定工作状态之外,仍需满足芯片上电稳定后的不同应用场景和功能需求。该文针对多核ARM处理器SoC芯片,设计一种具备时钟控制、多核启动以及镜像搬移等功能的RomCode。为了确保RomCode设计的稳定性和正确性,基于Palladium与Haps完成FPGA原型验证。验证结果表明,该RomCode设计的功能正常且运行稳定,提高了芯片的流片成功率,加快了软件开发的进度,有效地支撑了SoC芯片其他模块的功能验证。

基于蜂鸟E203 RISC-V处理器的QR码识别系统设计

针对日常生活中常见的QR码应用,基于蜂鸟E203 RISC-V处理器架构设计了一款QR码识别系统。通过对系统内部关键组成单元进行定制化的硬件设计以及配套软件算法的实现,完成整体系统环境的搭建,并通过了系统功能验证。另外,本文还对不同情形下的QR码进行相应的测试。测试结果表明,在系统工作频率为32 MHz时,平均识别耗时为705 ms,正确识别率为96%,证实了该系统的可行性。

一种SoC程序加载与更新控制器的设计及FPGA实现

在片上系统(system on chip,SoC)设计的过程中,为了减少芯片面积和知识产权核授权成本且不降低芯片性能,一般仅在芯片内部放置静态随机存取存储器(static random-access memory,SRAM)对用户程序进行存储和修改,这样SoC就需要一种或多种合适的程序加载和更新方式。为解决现有方案存在的程序加载方式复杂、可选的存储器件单一、通用性低等问题,研究并设计了SoC程序加载与更新的硬件控制器模块。该模块最多支持3种非易失性存储器共6种存储器选择方案在上电时自举加载程序至SRAM并启动SoC、程序在线或者离线(带EXFAT文件系统)更新。最后设计基于ARM CM3内核的SoC对该模块在现场可编程门阵列(field programmable gate array,FPGA)平台进行验证,结果表明,该模块在50 MHz时钟下处理16 Kbyte程序,最快11.5 ms完成SoC自举加载启动、20.5 ms完成程序在线更新和启动、300 ms完成离线更新并启动。该模块仅与SoC内核复位相连且不与下载器通信,可嵌入其他SoC内核并根据成本自由选择存储器和下载器,在设计各种低成本高速SoC的应用中具有重要工程意义。

基于SOPC技术的芯片批量测试板设计与实现

为提高SoC芯片测试板效率及稳定性,考虑芯片测试需求和设计模块化等因素,采用可编程片上系统和上位机配置技术,充分利用FPGA开发板上的HSTC扩展接口,设计了一款面向多芯片同步测试的批量测试板,有效解决了芯片批量测试中的难题,实现效率与性能的双优。主要阐述了该测试板的上位机控制方法、嵌入式控制系统的功能组成以及片上测试程序的设计流程。

基于Cortex-M3的汉盲翻译SoC设计

汉盲翻译是一种将中文文本自动翻译为对应的盲文数据的过程.在嵌入式环境下,汉盲翻译的速度较慢,难以达到复杂环境下的实时性需求.为此设计出专用的汉盲翻译IP核,通过实现逆向最大匹配分词算法、汉盲转换,最终得到准确的盲文数据.为了验证设计的合理性,以Cortex-M3为微处理器构建SoC,搭载串口、LCD驱动和汉盲翻译IP核,并使用FPGA实验平台进行功能验证和性能测试.测试结果表明,该SoC可准确进行汉盲翻译,翻译速度达5 079.37 B/s.

基于SW64E自主指令集的TH-1 SoC研究与设计

为了填补SW在低功耗管理核心方面的空白,基于SW64E自主指令集,遵循简单高效的原则,研究设计了一款低功耗嵌入式太湖-1(TH-1)SoC。围绕TH-1 SoC,进一步设计了由AXI总线、APB总线、UART通用串行总线、SPI MASTER控制器、SRAM/DDR4控制器和时钟复位模块组成的TH-1 SoC最小系统。利用TH-1 SoC原型系统,不仅验证了TH-1 SoC的正确性,而且为TH-1 SoC在低功耗嵌入式应用领域奠定了基础。

基于JESD204B协议的智能信号处理SoC中自适应缓冲结构

JESD204B(简称204B)是智能信号处理系统级芯片(SoC)中连接高速模数/数模(AD/DA)转换的重要接口,将SoC系统结构与204B标准要求进行集成设计时,自适应缓冲结构(ABS)可弥补204B协议对数据传输缺乏流量控制的缺陷,并通过设置自适应缓冲与流控机制,保证数据传输的可靠性。经过现场可编程门阵列(FPGA)验证,SoC在204B接口可以达到4×12.5 Gbit/s的数据传输带宽,证明设计的204B接口方案在智能信号处理SoC中的可行性和有效性,满足智能信号处理SoC对于数据接口的要求。该设计方案的实现对无流量控制数据传输协议与SoC体系结构的集成有借鉴意义。

基于NOIS处理器的定制硬件技术研究

基于系统级FPGA的SOPC嵌入式设计特点,采用SOPC Builder设计工具可以有选择地将处理器、存储器、I/O等系统设计所需的IP组件集成到FPGA器件上,也可以通过自定义用户逻辑集成到FPGA器件上,从而构建高效SOC。本文分析了嵌入式处理器NOIS软核特性,并给出了基于NOIS内核的SOPC软硬件开发流程和自定义用户逻辑的软硬件设计过程。

基于激光导引头信号的并行高速FFT算法设计

为了减少激光半主动武器中测量光学器件光斑点坐标时噪声和干扰对探测精度影响、增加脉冲信号的测量带宽、提取信号的有效值,同时克服串行快速傅里叶变换(FFT)运算耗时及时间复杂度较大的问题,基于多核和并行架构的SoC-FPGA平台以及OpenCL软件,提出了实现并行FFT的计算方法。结果表明,利用该方法可使FFT(1-D)的时间复杂度下降到原来的1/Q,得到了较好的加速效果;通过3种平台(先进精简指令集微处理器、数字信号处理器和片上系统现场可编程门阵列)的运算耗时实验对比,该算法运算耗时为6.0449ms(1-D4096点),要比同点数其它两种平台运算耗时少。并行FFT算法不仅满足激光半主动导引头信号实时性的要求,而且可以达到去噪的效果,能有效地降低噪声和背景光的影响。

基于片上系统的可配置微机保护硬件平台设计与实现

片上系统 ( SOC)的设计是以模块复用和软硬件协同设计为基础 ,基于平台的设计则以新产品开发中尽量减少模块的重新设计并尽量少增加新的模块为出发点。文中提出了基于 SOC的可配置微机保护硬件平台的设计方法和具体实现 ,该平台由 FPGA和微处理器以及相关接口构成。由于 FPGA有可重复编程的特点 ,不仅芯片中的保护算法、通信模块等可以重新配置 ,构成 SOC骨架结构的模块也可以重新配置。微处理器是 Flash结构 ,也支持在线修改 ,因此该平台的应用非常灵活 ,极大地缩短了新产品的开发周期。文中给出平台应用的 3种典型配置方案 。

一种可重构的数字视频处理SoC芯片验证平台

为降低平板电视数字视频处理芯片开发的成本和周期、适应平板显示器件技术的快速更新,提出了一种基于FPGA的可重构的数字视频处理SoC芯片验证平台,并详细介绍了该验证平台主子板分离设计的思想和结构组成.基于该平台的数字视频处理芯片DTV100验证过程说明该平台具有较强的通用性、可重用性和可配置性,缩短了芯片开发周期、降低了成本.该平台已成功地应用在数字视频处理系列芯片开发的设计流程中.

基于IP核的智能化电器SOC设计与实现

提出了基于IP核的智能化电器系统芯片设计方法。在综合分析智能化电器内容的基础上 ,自行设计了构成微机保护芯片的数据采集、数据处理、保护算法、数据和任务调度等一系列模块。并将其组合实现了完成线路保护的系统芯片设计。通过在FPGA上的硬件仿真和对实际构成的保护单元的实际测试 ,验证了芯片设计的正确性。在现有设计基础上通过IP复用 ,只需改变保护算法模块和重新设置数据与任务调度模块就能设计用于其他电力设备保护的芯片。该芯片和微处理器结合构成了当今比较理想的智能化电器设计硬件平台。