基于交叉开关互连的多核堆栈处理器架构设计

为满足堆栈处理器对于并行化程序应用的需求,提出一种多核堆栈处理器架构。在单核堆栈处理器的基础上,以交叉开关作为核间互连结构,通过对指令集、高速缓存器、一致性协议以及中断机制的设计,可在一个时钟周期内完成取指、译码、执行、核间数据传输和中断响应操作。在Xilinx FPGA芯片上进行单核、双核和四核堆栈处理器的实现,通过矩阵乘法计算进行性能实验验证,在100 MHz时钟频率的情况下,四核堆栈处理器的最大性能相当于单核堆栈处理器的3.99倍。实验结果表明,基于交叉开关互连的多核堆栈处理器架构可较好发挥多核堆栈处理器中每一个核心的性能。

多核堆栈处理器研究与设计

为满足日趋复杂的嵌入式环境对堆栈处理器和Forth技术的应用需求,在单核堆栈处理器模型研究的基础上,设计一种多核堆栈处理器模型。基于J1单核堆栈处理器模型,针对多核目标,增加计时器、中断等功能,形成新的L32单核堆栈处理器模型,并以该单核模型为内核,引入共享总线和十字开关互联方式的Wishbone总线、多端口存储器和面向多任务Forth系统的指令集,建立一种多核堆栈处理器模型L32-MC。利用该多核模型,在FPGA上实现4核和8核的L32-MC原型多核堆栈处理器。实验结果表明,4核和8核的L32-MC原型堆栈处理器满足高性能低功耗的多核处理器设计目标。

面向飞腾迈创DSP的自主软件栈设计

飞腾迈创DSP是国防科技大学计算机学院为了突破卡脖子技术,解决我国相关重点领域内芯片长久受制于人的现实问题而自主设计的高性能数字信号处理器。由于该系列芯片采用全自主设计的指令集,无法兼容已有的软件,一套自主完备且高效的软件栈是决定飞腾迈创DSP生命力的关键。基于团队长期以来的持续工作,系统阐述了飞腾迈创DSP软件栈的设计原则与层次化架构,重点介绍了包括支持层、编译层以及工具层在内的相关软件工具的创新功能、实现方法以及性能。同时,结合用户的反馈与团队的思考,还讨论了飞腾迈创DSP软件栈未来需要探索的相关问题。

申威平台高速网络数据处理框架的设计与实现

随着大数据时代网络流量的激增,传统内核网络协议栈由于内核切换开销占比高等原因导致现有基于内核的网络数据处理系统无法充分利用10 Gb乃至100 Gb的高速网卡收发能力。为了降低内核切换开销,开源DPDK用户态网络开发套件被提出以支持高速网络流量处理,并在x86平台得到大规模应用和部署。为了满足国产化信创和网络安全的要求,面向国产申威处理器平台设计并实现了一套基于DPDK的网络流量组包解析框架,充分利用DPDK的大页内存、无锁队列等机制,设计多线程并行以发挥申威处理器多核性能,支持常见基于TCP/UDP的多种应用层协议解析,并具有轻量化和可扩展特点。基于真实硬件平台实验结果表明,该框架性能比现有主流软件提高10%左右,为基于国产处理器平台的高速网络数据处理做了初步探索。

快速低切换开销的堆栈处理器架构研究与实现

为解决当前Forth堆栈处理器架构不支持多任务并发和事件实时响应等问题,提出一种快速低切换开销的Forth堆栈处理器架构。在现有Forth堆栈处理器架构的基础上,引入新的指令、定时器、中断机制以及采用多任务堆栈技术,使得该架构支持实时多任务的运行。实验结果表明,基于堆栈处理器架构的Forth实时多任务调度支持多任务运行,与当前基于寄存器处理器的Forth实时多任务调度相比,实时任务响应、任务上下文切换和最大关中断等时间均明显缩短。

NP防火墙协议栈驱动模块的设计与实现

彻底打通网络处理器光口到本地协议栈间通路需要协议栈驱动提供支持。针对协议栈驱动基本组成和内在驱动机制,同时确保遵循Intel IXA软件架构分层设计原则,该文提出了在Linux平台上的实现方案并进行了分析,指出了实现过程中牵涉的关键技术。Enp2611评估板上硬件光口打通测试表明设计达到了预先要求。

分支指令特性与分支预测器的性能研究

根据分支指令的特性,分析了分支行为与分支预测技术对单发射嵌入式处理器CPI栈(CPI stacks)组成的影响,并在RTL级设计了分支预测器的时序精确模型,通过硬件模拟方法对分支指令特性和分支预测器的性能进行了研究.实验考察了分支指令在分支预测器命中或缺失时的不同跳转统计特性,验证了分支预测器对CPI栈影响的理论推导,为单发射嵌入式处理器中分支预测器的设计与优化提供了精确的实验依据.

基于DM9000A的嵌入式以太网接口设计与实现

文章提出了一种基于32位ARM处理器LPC2468和以太网控制器DM9000A的嵌入式以太网接口设计方法。硬件方面主要涉及以太网网络接口电路的设计,软件方面主要涉及以太网控制芯片驱动程序和上层网路协议。该嵌入式系统网络接入方案具有硬件接口简单、外围器件少、价格低廉、开发周期短等特点。

基于NP策略路由中源地址路由功能的设计与实现

阐述了一种基于网络处理器的源地址路由解决方案.该方案能够在不影响IP报文的承载效率的情况下,透明的实现大容量报文的转发能力,是一种行之有效的方案.

基于网络处理器的新型IPv6转发系统的设计与实现

转发与控制分离结构的提出和网络处理器的发展对路由器的扩展性、灵活性、性能具有重要的影响,而IPv6作为下一代互联网协议的核心,是路由器研究的重要对象。简要阐述了基于转发与控制分离结构ForCES的IPv6路由器的系统结构,重点论述了基于网络处理器的IPv6路由器的转发结构、双栈转发系统的流程设计和隧道机制设计的实现,给出IPv6路由器原型系统的实际测试结果。

C环境下DSP程序存储空间访问技术

针对TMS320C2xx系列DSP的C编译器未提供程序存储器数据操作的C运行库函数的问题,介绍了该项技术的解决方法.通过介绍函数功能实现所用汇编指令以及TI的C编译环境软堆栈结构和C语言调用规范,详细描述了C可调用DSP程序存储空间访问技术的程序实现方法.该技术可用于具有大量数据常量的工程应用中,以解决其数据存储单元资源紧缺问题.利用该技术还可以在程序存储空间上开辟一段空间用作非易失性存储空间存储用户掉电保护数据,这样有利于简化系统并提高系统性能.实践证明,该技术具有极高的实用价值.

利用硬件抽象机模拟执行技术设计JAVA处理器

提出了一个基于硬件抽象机的流水线微处理器设计框架,创造性地使用了一种基于标签结构的模拟执行技术.基于这一框架,描述了一个堆栈抽象机的工作原理,实现了一个Java指令级并行处理器.利用堆栈硬件抽象机和堆栈指令折叠技术的组合解决了Java处理器中的堆栈依赖瓶颈问题.软件模拟证明了该处理器能够最大限度地挖掘出Java程序中的指令级并行,并且拥有更高的处理能力.

支持程序无缝切换的高性能硬件堆栈

针对函数调用中上下文切换产生的性能损失,提出一种支持程序无缝切换的嵌入式处理器高性能硬件堆栈.高性能硬件堆栈包括数据栈和返回栈,采用动态可重构的两级缓存机制,消除程序切换的性能开销.数据栈实现单周期多数据压栈/出栈,隐藏程序切换中的堆栈操作;返回栈实现指令超前预取,消除程序返回时流水线气泡.数据栈与返回栈分别复用数据和指令高速暂存器,实现用户可重构的二级缓存.实验结果显示:本方法平均提升性能10%以上,功耗降低2%.

基于SOPC的以太网实时数据采集系统设计与实现

设计了一个基于SOPC技术的实时数据采集系统。系统采用NiosⅡ软核处理器为主控制器,以嵌入式实时操作系统μC/OS-Ⅱ为软件运行平台,以LWIP为以太网通信协议,实现了数据采集系统的以太网传输及控制。整个系统在CycloneⅡ EP2C35开发板上实现并通过验证。

基于FPGA的16位堆栈处理器的设计

设计了一款面向嵌入式控制领域的16位堆栈处理器,该处理器包含两个堆栈:执行数学表达式的数据堆栈和支持子程序调用的返回堆栈,其指令集含35条堆栈指令.详细给出了该堆栈处理器的体系结构及设计方法;不仅采用简单有效的指令编码方式缩小了代码体积,同时给出了单周期操作多个堆栈元素的解决方法.该处理器采用FPGA实现,在XC5VLX110T芯片上的运行时钟频率最高达到146.7MHz.最后给出了设计的软件仿真与硬件综合结果.

基于堆栈处理器的实时多任务调度机制研究与实现

针对堆栈处理器特殊架构,为提高实时性,引入多任务堆栈技术,采用Forth自生成器技术,提出一种基于堆栈处理器的抢占式与时间片轮转调度方法,实现了在Forth堆栈处理器中实时多任务的运行,弥补了Forth堆栈处理器在实时多任务操作系统方面的的不足。实验表明,与当前基于寄存器处理器的嵌入式Forth实时系统相比,本文方法在最大关中断时间、任务上下文切换时间和任务响应时间三项重要的实时任务性能指标方面,实时性能有明显提升,从而保证了Forth系统应用的高效性和安全性,满足人们对Forth堆栈处理器实时多任务操作系统方面的应用需求。

堆栈处理器代码生成器的设计与实现

堆栈处理器是一种面向嵌入式控制领域的处理器,其执行过程不依赖于通用寄存器而是硬件堆栈。文中以一款基于FPGA设计的16位堆栈处理器为平台,研究如何将一个C源代码转换成能够被目标处理器汇编器识别的汇编指令。为了能够迅速有效地实现代码生成器,文中选用LCC。LCC是一款可变目标的C编译器,通过重新书写目标处理器的描述文件,LCC可以生成特定处理器的汇编指令。文章的最后通过一个简单的测试证明了C语言是可以移植到堆栈处理器上的。

多核网络处理器iSCSI发起端研究与实现

针对已有的互联网小型计算机系统接口(iSCSI)发起端实现方式在面向多核网络处理器时存在的性能和扩展性不佳等问题,研究多核网络处理器的网络处理软件框架,提出基于多核网络处理器异构操作系统的网络处理软件框架。采用软件框架和P-SPL数据层面编程模型,给出一种iSCSI发起端实现方式。实验结果证明,相比基于Linux操作系统的iSCSI发起端实现,基于多核网络处理器异构操作系统的iSCSI发起端实现在吞吐率和响应时间上都有明显的性能提升。在6个千兆网口的测试环境中,读写吞吐率最高可达到180 MB/s,响应时间最多减少1.6 ms。

多核网络协议栈可扩展性解耦设计

高速网络环境下,多核网络协议栈的性能可扩展性尤为重要。针对多核可扩展性问题,本文提出了一种多核网络协议栈可扩展性解耦设计方案,包括数据包和网卡队列两个层面的解耦。其中,数据包层面解耦通过数据流分流映射的方法来实现多核全并行无锁处理;网卡队列层面通过多虚拟队列来解决多核的网卡队列竞争。实验表明,本文提出的解耦方案在20GE实验平台上实现了多达14个处理核心的线性网络性能扩展,比传统多核并发方案具有更优的可扩展性。

基于FPGA的Java处理器设计

针对Java技术在嵌入式领域的广泛应用,设计了一个适用于低端嵌入式设备的32位环境的Java处理器JPOR。该处理器由FPGA芯片实现,采用一种新的Java栈结构,指令系统简洁,可以直接执行Java字节码,能够对实时Java规范(RTSJ)提供有效支持。在Xilinx SPARTAN-3平台上通过了功能仿真,表明该Java处理器能够在低成本的FPGA芯片中实现。