标准单元电路-版图设计自动优化技术

提出了一种标准单元的电路-版图设计自动优化技术。根据目标电学性能等确定电路中器件的参数值,然后根据参数变化微调现有的标准单元版图,快速自动生成符合设计规则的新版图。该技术可从新版图中获取电路寄生参数,对电路的电学性能进行评估,进一步提高电路-版图设计自动优化速度。测试表明,该技术既可以用于加速标准单元建库和设计移植,也可以支持对更高层的SOC设计进行延时和功耗的在位优化,加速设计收敛,可缩短开发周期。

标准单元版图综合工具PLS

文章介绍了一种标准单元版图综合工具（ｃｅｌｌ ｌａｙｏｕｔ ｓｙｎｔｈｅｓｉｓ ｓｙｓｔｅｍ），这是一种完全自动化的ＥＤＡ工具，它能根据输入的单元电路网表和设计规则及单元库高度等参数自动生成符合设计要求且满足设计规则的单元版图。系统采用了改进的布图模式，得出了面积和电性能更加优化的单元版图。文中介绍了系统的设计流程，分析了系统采用的核心布局布线算法，以及在算法实现过程中为适应单元版图的特点和提高效率而作的改进。

具有边界约束的LSI模块版图自动生成系统

本文介绍了一个具有边界约束的大规模集成电路模块版图自动生成系统（ＡＭＧＣ）。ＡＭＧＣ的输入为模块的电路网表，输出为模块的ＣＭＯＳ版图数据。由ＡＭＧＣ自动生成的版图既符合用户的设计规则，也符合模块输入输出端口位置及长宽比等用户给出的约束条件。