AES算法中SubBytes变换的高速硬件实现

SubBytes变换是AES算法中唯一的非线性变换,也是硬件实现模块中的关键部分。文章在研究有限域GF(28)与其复合域GF((24)2)变换的基础上,采用组合逻辑替代RAM查表的方法实现SubBytes变换,并在其内部实现了三级流水线。在AlteraEP20KE系列的FPGA上进行了综合仿真验证,基于此高速SubBytes变换实现方法所设计的AES-128模块在ECB模式下的理论最大加密处理速度达到了12Gbps。

AES中SubBytes算法在FPGA的实现

介绍了AES中,SubBytes算法在FPGA的具体实现。构造SubBytes的S-Box转换表可以直接查找ROM表来实现。通过分析SubBytes算法得到一种可行性硬件逻辑电路,从而实现SubBytes变换的功能。

防御零值功耗攻击的AES SubByte模块设计及其VLSI实现

密码器件在执行高级加密标准(Advanced Encryption Standard,AES)时常以能量消耗方式泄漏密钥信息,为有效降低其与实际处理数据之间的相关性,该文提出一种具有防御零值功耗攻击性能的AES SubByte模块设计及其VLSI实现方案.首先,在分析GF(256)域求逆算法的基础上,采用关键模块复用的方法,提出一种更为有效的加法性屏蔽求逆算法;然后依此进一步得到一种新型的SubByte模块结构,实现在不影响对所有中间数据进行加法性屏蔽编码的同时,减少电路的芯片开销、提高电路的工作速度.实验结果表明,所设计的电路具有正确的逻辑功能.与传统Sub-Byte模块比较,该设计的最高工作频率和面积都有较大的优化.

AES中S盒变换的量子线路实现

量子特性以它天然的物理优势(如叠加性、并行性、隐性传态等)被人们日益关注,能否将量子特性有效地应用于密码学领域,是近年来密码学研究的新方向。文中基于这点,对AES算法中的SubBytes变换提出了可操作的量子线路实现方案。