适合短突发通信的定时同步算法仿真与FPGA实现

在突发通信系统中,快速、高效地完成定时同步对接收机正确接收有重要意义,针对短突发信号持续时间短、不连续的特点,讨论了一种前馈式内插结合数字滤波平方定时频域的定时同步算法。该算法不需要调整本地采样时钟,通过对当前突发信号的采样点进行插值获得最佳采样时刻的采样值,从而实现突发信号的符号定时同步。通过Matlab仿真,给出了不同信噪比条件下算法能适用的短突发最短符号长度以及算法的性能损失。最后给出了算法的FPGA实现方案。

一种基于内插法符号同步电路的设计

提出了一种新的符号同步电路结构,采用立方插值和O&M定时误差检测相结合的算法实现符号定时同步,并通过AlteraDSPBuilder完成该电路的设计、仿真和分析,将设计用AlteraStratixIIFPGA实现,应用在实际的接收机中,证明其能纠正1%的定时误差,工作时钟频率最高可达到130MHz。

一种用于全数字接收机的位同步算法

设计了一种适用于全数字遥测接收机的位同步算法,该算法采用固定的采样速率,结合Farrow多项式内插算法与Gardner定时误差检测算法的优点,具有较宽的码速率适用范围,较低的信噪比适用环境。在分析Farrow多项式内插原理的基础上,采用一种简化的分段抛物线内插方法,此方法减少了原有内插方法的运算量。仿真结果表明,在单个码元采样点很少的情况下,其误比特率(BER)性能依然接近于理想BER性能,优于Gardner算法,能够有效地完成低信噪比条件下的位同步,因此有着良好的应用前景。