Synphony HLS为ASIC和FPGA架构生成最优化RTL代码

新思科技公司（Synopsys）目前推出该公司最新研发的Synphony HLS（High Level Synthesis）解决方案。该解决方案集成了M语言和基于模型的综合法，与传统RTL流程相比，能够为通信和多媒体应用提供高达10倍速的更高的设计和验证能力。Synphony HLS为ASIC和FPGA的应用、架构和快速原型生成最优化的RTL。

基于高级综合技术的RS算法实现

随着SoC技术的不断发展以及集成应用设计规模和复杂度的不断提升,使用传统的RTL设计方法难度越来越大。高级综合技术(High-level synthesis,HLS)可以实现将C语言描述的算法级设计自动转换成HDL语言描述的寄存器级设计。使用Synphony C Compiler综合工具进行RS编、译码算法设计,利用综合工具快速的架构探索以及高效的验证方法,在综合性能、面积、功耗等要求之后,完成算法C语言到Verilog HDL语言的快速转换。这种设计方法大大缩短了设计周期。