32位RISC处理器中系统控制协处理器的设计与实现

介绍了基于MIPS体系结构的系统控制协处理器设计与实现,整体结构主要包括翻译后援缓冲器、协处理器控制单元、中断例外管理单元以及协处理器寄存器单元。设计使用可综合的Verilog HDL语言描述,采用Altera公司的QuartusⅡ7.2开发软件及该公司的StratixⅡFPGA器件验证实现,并主要完成了协处理器寄存器的读/写,虚拟/物理地址的转换,以及对RISC处理器的中断例外控制等功能,同时通过仿真验证其功能的正确性。

利用FPGA协处理器提高控制系统设计的通用性

本文提出一种以FPGA作为协处理器辅助主控器DSP的控制系统设计方案,详细阐述了系统的组成和硬件设计,并利用FPGA设计实现地址译码、底层高速率算法和数据通信,给出了仿真结果。程序下载到FPGA芯片后,控制系统工作稳定、可靠。实验结果表明FPGA能够协助主控制器DSP完成控制和通信功能。本系统可以简化DSP的设计,在大多数控制系统中具有通用性。

一种高性能低功耗的密码SoC平台

针对密码片上系统(SoC)平台适用性不高的问题,设计实现一种高性能低功耗的密码SoC平台。集成自主设计的密码协处理器单元,支持多种密码算法,设计自适应门控单元,实时调整时钟状态,提供多种高低速通信接口,以完成对外数据交换。实验结果表明,该平台能完成多种密码操作,具有较低的功耗和较高的数据吞吐率。