基于松弛法的TIADC综合误差的自适应估计与校准

TIADC系统中各通道所存在的增益、偏置与时间失配误差将严重影响整个TIADC系统的性能,同时这种影响会随着系统分辨率的提高导致系统的信噪比降至更低,从而使有效位数急剧下降。提出了一种基于松弛法的自适应算法实现对高精度(18 bit以上)TIADC系统的各项失配误差同时自适应跟踪估计,并使用分数延时滤波器针对时间失配误差进行校准。实验仿真结果表明,该算法将TIADC系统的信噪比提高到96.73 dB,无杂散动态范围提升到97.31 dB,校准效果较为理想,且可应用于24 bit TIADC系统,在高分辨率TIADC系统的误差估计与校准研究中具有一定的意义。

基于TIADC的20 GS/s高速数据采集系统

基于4片5GS/s的TIADC结构设计了20 GS/s高速数据采集系统,将之应用于数字示波器上。采用4片FPGA接收和存储采样数据的架构降低了系统成本,对多FPGA之间数据存储的同步问题进行了分析,并提出了基于TDC的同步解决方案;提出了基于正弦拟合的TIADC误差校准算法,校准前后信号频谱的对比证明了校准算法有效性。实验结果表明,系统实现了20 GS/s的采样率。在输入500 MHz正弦信号时,系统的SNR为40.376 dB,ENOB为6.446 b,2.5 GHz正弦输入时ENOB仍然有6.085 b,给出了系统ENOB随频率变化曲线。实验数据表明系统技术指标处于国内领先水平。

TIADC通道误差自适应修正方法

高速TIADC通道间存在的静态增益和时钟偏斜误差严重限制了系统的信噪失真比和无虚假动态范围.基于泰勒级数逼近原理,提出了一种自适应补偿结构,由导数滤波器和额外的参考通道组成.时钟控制子通道与参考通道在某些时刻同步采样,通过对比参考通道和子通道导数滤波器组的输出,可以估计出通道误差参数,进而完成误差补偿.整个结构都在数字域实现,稳定性较好.特殊的时钟分配器使得各子通道共用一个参考通道,简化了系统结构.仿真结果表明,当AD量化为14位时,系统的信噪失真比和无虚假动态范围能够提高约50dB,有效位数能够达到约12位.

基于等效采样的TIADC通道失配校准方法

本文针对TIADC(时域交替模数转换器)的通道失配校准存在过程复杂、计算量大的问题,设计了一种高效的通道失配校准方法。基于等效采样原理,将单个ADC多个周期的采样数据重叠显示在一个周期内,通过比较各个ADC重叠波形的平均值、幅值范围和相位,即可实现同时校准偏移失配、增益失配和时间失配,免除了频域转换或正弦拟合等步骤。仿真和实际测试结果表明,本文方法能准确测量上述失配误差,在显著提升TIADC性能的同时,能有效降低校准的复杂性,减小运算量。

基于过零检测的TIADC时钟失配校准算法

针对时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时钟失配设计了一种基于过零检测的后台校准算法.该算法通过比较通道间采样值过零的个数判断时钟误差的大小,再利用提取到的误差大小控制可变延时的延时大小对时钟误差进行校正.通过MATLAB建立8位五通道TIADC为模型对算法进行验证,当fin/fs=0.461时,仿真结果表明,经本算法校准后ENOB从5.16位提升到7.88位,SNR从32.8dB提高到了49.4dB,从而验证了该校准算法的正确性和有效性.此外,该校准算法对输入信号的频率没有严格的要求,且可以扩展到任意通道数.

一种TIADC系统时钟偏斜误差的全并行校正方法

给出了一种TIADC系统时钟偏斜误差全并行结构的校正方法。该方法利用串并转换实现高速数据的降速,再利用滤波器的多相分解技术构建一个16×16的滤波器阵列对时钟偏斜误差进行实时校正,不但可以有效地减小杂散频谱,而且当输入信号从10 MHz变化至500 MHz时,系统校正后的SFDR平均提高了30.64dB。仿真结果表明了该方法的正确性和有效性。

一种TIADC时间失配误差自适应校准算法

设计了一种TIADC时间失配误差自适应校准算法。基于相邻通道信号互相关原理,将相邻通道的输出信号作相关运算,利用简单的乘法器、加法器和取绝对值即可实现时间误差的估计;利用基于泰勒级数展开的1阶级联误差补偿方法进行误差校正。误差估计模块和校准模块构成反馈环路,实现误差的实时跟踪与校正。MATLAB仿真结果表明,当输入信号归一化频率为fin/fis=0.477 1时,系统校准后的SNR提高了45dB以上,校准效果明显。相比于传统的基于泰勒级数展开的高阶校准,本文校准算法的结构更简单,校准精度更高,整个奈奎斯特频率范围内均有较好的校准效果,非常适用于工程应用。

一种宽带高性能TIADC时钟发生器

针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案。该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的CMOS和ECL逻辑TIADC时钟。设计实现的时钟发生器已经成功用于4通道12 bit 320 MHz采样率的TIADC系统。测试结果表明,该时钟发生器具有10 ps延迟偏差和在80 MHz频率下不超过2 ps的时钟抖动。

TIADC高速数据捕获和时间失配补偿的FPGA实现

时间交错并行采样模拟数字转换器(TIADC)模拟前端特有的多通道分时交替采样结构不可避免地引入了通道失配问题,并且给其后端多通道高速数据的捕获、缓存和处理带来了很大的设计挑战。本文针对上述技术难题,利用FPGA和SoPC技术特点,着重开展模块化TIADC通用数字后端系统设计技术研究。分别实现了对TIADC系统模拟前端多通道分时交替高速输出数据的实时捕获、多通道拉格朗日时间失配实时数字后补偿、数据的存储及传输等功能。分析表明,本文提出的数字后端系统设计方案具有良好的通用性,其模块化特性易于拓展并适用于不同的TIADC系统架构。测试结果表明本文实现的4*80MS/s12bit TIADC数字后端系统工作稳定,采用6阶拉格朗日插值滤波器使系统获得了平均25dB的SFDR性能提高。

TIADC中采样时间失配误差的反馈式校准技术

文章针对时间交织模数转换器(time-interleaved analog-to-digital converter,TIADC)通道间采样时间失配误差的校准,提出了基于最小均方(least mean square,LMS)自适应迭代提取采样时间误差的通用方法,并据此设计了一种基于互相关原理的反馈式校准结构,该结构可实现过奈奎斯特频域的宽带宽单频输入信号的校准,且适用于任意通道数;建立了一个1 GS/s的12-bit TIADC模型以仿真验证,当输入信号归一化频率fin/fs=0.474时,校准后的有效位数(effective number of bits,ENOB)从4.64 bits提高到11.96 bits。该文对于此类反馈式全数字后台校准技术的实现具有借鉴意义。

适用于宽带宽输入的TIADC时间误差校准算法

文章设计了一种适用于宽带宽输入的时间交织模数转换器(time-interleaved analog-to-digital converters,TIADC)时间失配误差校准算法。从通道间的相乘互相关原理展开分析,引入误差符号判别模块实现任意输入带宽的TIADC时间失配误差提取。误差补偿模块采用一种改进的基于泰勒级数展开的误差校准方法,进一步减小硬件实现规模。误差提取与误差补偿模块组成闭环自适应结构,能够实时进行宽带宽输入的TIADC时间失配误差校准。利用一个4通道12位的TIADC进行验证,假设通道间存在3%T_(s)(T_(s)为采样时间)以内的时间失配误差,当输入归一化频率f_(in)/f_(s)(f_(in)为输入频率,f_(s)为采样频率)分别为0.406、0.813、1.321时,校准后系统的信噪比提高了43 dB以上,有效位数(effective number of bits,ENOB)提高到11.82 bit以上。仿真结果证明了该方案的有效性。

一种基于GA优化的TIADC误差检测与校正方法研究

分时交替模数转换器(TIADC)通道中存在偏置、增益以及时间失配误差,严重影响了系统的信噪失真比(SNDR)、无杂散动态范围(SFDR)和有效量化位数(ENOB)。文中提出一种基于遗传算法(GA)优化的TIADC误差检测与校正方法。其中,正弦拟合算法用于对输入信号进行一次估计和粗校正,GA用于对频域滤波处理后的信号进行通道失配误差的二次检测和精校正。通过校正前、后信号的频谱对比结果证明该校正算法的有效性。实验结果表明,该算法简单、易实现,将TIADC系统的SNDR提高到92.24 dB,SFDR提高到102.05 dB,ENOB提高到15.03 bit,校正效果较优。该校正方法适用于16 bit以上的TIADC系统,为高分辨率TIADC系统的误差检测及校正研究提供了一种新思路。

基于FPGA的TIADC并行采样系统设计

介绍一种基于多片ADC的时间交替并行采样设计方法以及在FPGA平台上的实现。着重阐述TIADC并行采样的增益误差、时间误差校正算法及实现。实验结果表明,TIADC并行数据采集系统的结构设计和预处理算法,能较好抑制因相位偏移、时钟抖动等造成的非均匀误差。

一种TIADC系统误差自适应联合补偿算法

针对时间交替并行采样系统(time-interleaved analog-to-digital converter,TIADC)通道间存在直流偏置误差、增益误差和时钟失配误差的问题,提出一种基于自适应的误差联合补偿算法。该算法设计了新的系统时序和基于子通道的误差补偿模型,采用多输入的自适应结构,实现对3种误差的联合补偿。理论分析和仿真结果表明,新算法结构简单,运算量小,具有良好的抗噪声性能,同时算法对带通信号有良好的适用性。当ADC量化位数为16时,系统的信纳比能够提升约37 d B,无杂散动态范围能够提升约50 d B。

基于TIADC架构的20 GSPS数字示波器研究

为了完成目前对复杂宽带信号的实时捕获及处理,设计了基于TIADC架构的20GSPS数字示波器系统.针对其对时钟的要求设计了低抖动的高速采样时钟电路,并完成了基于正弦的误差校准以及数据同步算法的设计.最后针对该系统进行了实验分析,结果表明:该系统能够在很大程度上降低频谱失真,能够相对很好的完成实时采样,具有良好的系统性能.

基于TIADC的高速、高带宽信号采集系统

对基于国产现场可编程门阵列(FPGA)和时间交织模数转换器(TIADC)的信号采集系统进行了研究,分析了TIADC应用过程中的硬件设计问题,考虑了噪声、抖动、频谱泄露等因素对信号采集系统性能的影响,并基于最小二乘法完成了TIADC通道失配误差的标定和校准。对设计的信号采集系统进行了动态性能测试,测试结果表明,设计的信号采集系统采样率达到10 GSa/s,实时采样带宽达到4 GHz。

基于STM32与异步FIFO的乒乓模式高速数据采集系统设计

针对电力行业光纤光栅传感器数据采集速率不足、功耗高等问题,设计了一种基于STM32与异步FIFO的高速数据采集系统。该系统以STM32为核心,通过采用TIADC结构来实现双通道交替采样,提高了系统采样率;各通道内利用两片异步FIFO实现乒乓缓存技术,完成了信号数据的高速存储与实时处理,并通过WIFI通信将数据传输到上位机。试验证明:该数据采样系统实现了低功耗的高速数据采集,存储深度为16 K,最高采样率可达200 Msample/s,可满足电力行业工程需求。

针对时间交织采样的后台自适应频域校准技术

针对高速双通道时间交织采样(Time-interleaved Analog-to-Digital Converter, TIADC)系统通道失配的问题,提出了一种后台自适应频域校准技术。该技术采用数字混频+低通滤波技术,将失配镜像点搬移至零频,并形成I/Q复数信号;然后基于信号统计学进行校准系数计算,并利用该系数完成共轭对消校准;最后将校准后信号通过数字混频搬移回原始频率,完成整个校准过程。进一步提出了基于FPGA/ASIC的算法实现电路。经实物测试验证,在6 Gsample/s双通道TIADC系统中,该技术能够优化失配比达33.3 dBc以上,失配优化程度高,同时具有全流水实时后台处理特性,且不需要增加额外系统资源。

超高速时间交织ADC通道失配后台校准算法

为了消除多通道时间交织模数转换器(TIADC)三种主要失配误差:通道间的失调失配误差、通道间的增益失配误差及通道间的采样时间失配误差,提出了一种片内数字电路后台校准算法.该算法通过增加一路参考ADC和统计累加的方式,在后台将待校准通道和参考通道的输出作相关运算以提取出误差信息,再通过模拟电路对失配误差进行迭代补偿,从而达到校准的目的.将此算法应用到12位3GS/s四通道TIADC电路模型中,当输入信号归一化频率fin/fs=0.165 69时,校准后,ENOB和SNR分别从4.176 5bits和26.812 8dB提高到11.699 3bits和72.102 3dB,校准效果明显.验证了该后台数字校准算法的有效性.此外,此算法对输入信号类型,输入频率及通道间校准顺序没有严格限制,可以扩展到任意通道数.

传感器窄脉冲信号的超高速采集系统

针对传感器输出的纳秒级超窄脉冲信号,提出一种8×500MSPS的TIADC超高速采集系统,并在脉冲功率分配模块、多相时钟模块中进行了深入研究。仿真实验表明:功率分配模块具有良好的通道一致性和较低的插入损耗,多相时钟模块的时钟抖动低于200 fs,且具有较好的通道扩展性。系统在4 GSPS采样率下能达到67 dB的信噪比。