一种TIADC系统时钟偏斜误差的全并行校正方法

给出了一种TIADC系统时钟偏斜误差全并行结构的校正方法。该方法利用串并转换实现高速数据的降速,再利用滤波器的多相分解技术构建一个16×16的滤波器阵列对时钟偏斜误差进行实时校正,不但可以有效地减小杂散频谱,而且当输入信号从10 MHz变化至500 MHz时,系统校正后的SFDR平均提高了30.64dB。仿真结果表明了该方法的正确性和有效性。

一种TIADC系统误差自适应联合补偿算法

针对时间交替并行采样系统(time-interleaved analog-to-digital converter,TIADC)通道间存在直流偏置误差、增益误差和时钟失配误差的问题,提出一种基于自适应的误差联合补偿算法。该算法设计了新的系统时序和基于子通道的误差补偿模型,采用多输入的自适应结构,实现对3种误差的联合补偿。理论分析和仿真结果表明,新算法结构简单,运算量小,具有良好的抗噪声性能,同时算法对带通信号有良好的适用性。当ADC量化位数为16时,系统的信纳比能够提升约37 d B,无杂散动态范围能够提升约50 d B。

一种宽带高性能TIADC时钟发生器

针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案。该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的CMOS和ECL逻辑TIADC时钟。设计实现的时钟发生器已经成功用于4通道12 bit 320 MHz采样率的TIADC系统。测试结果表明,该时钟发生器具有10 ps延迟偏差和在80 MHz频率下不超过2 ps的时钟抖动。

TIADC高速数据捕获和时间失配补偿的FPGA实现

时间交错并行采样模拟数字转换器(TIADC)模拟前端特有的多通道分时交替采样结构不可避免地引入了通道失配问题,并且给其后端多通道高速数据的捕获、缓存和处理带来了很大的设计挑战。本文针对上述技术难题,利用FPGA和SoPC技术特点,着重开展模块化TIADC通用数字后端系统设计技术研究。分别实现了对TIADC系统模拟前端多通道分时交替高速输出数据的实时捕获、多通道拉格朗日时间失配实时数字后补偿、数据的存储及传输等功能。分析表明,本文提出的数字后端系统设计方案具有良好的通用性,其模块化特性易于拓展并适用于不同的TIADC系统架构。测试结果表明本文实现的4*80MS/s12bit TIADC数字后端系统工作稳定,采用6阶拉格朗日插值滤波器使系统获得了平均25dB的SFDR性能提高。