一种双管反激级联式高位取能电源设计

在柔性直流输电系统中,高位取能电源为模块化多电平换流器(MMC)的子模块控制电路供电。随着直流输电系统电压的提升,子模块直流侧的电压也随之升高。为使高位取能电源适应更高更宽范围的输入电压,设计了一种基于双管反激的级联式拓扑。首先,介绍双管反激电路的工作原理、电流控制模式及工作模态;其次,基于变压器初级电流中位值,重新推导变压器AP值公式,与传统AP值方法进行比较;然后,基于南澳柔性直流输电换流阀的相关参数,对电源主电路进行设计。最后,搭建了一台输入电压为350~4 000 V,输出为一路400 V、两路15 V的电源样机,通过实验结果验证了设计的有效性和分析的正确性。

结温导向的牵引变流器寿命优化控制

结温是影响绝缘栅双极型晶体管(IGBT)寿命的主要因素。为了提高地铁两电平牵引变流器寿命,提出一种降低结温的异步牵引电机双矢量模型预测转矩控制(DVMPTC)策略。将传统DVMPTC的第二个电压矢量选择范围缩小在与第一个电压矢量不切换或仅切换一次的范围,降低IGBT开关损耗的同时减小系统计算量;在代价函数中约束IGBT及其反并联二极管的损耗,动态加入损耗因子,并赋予权重系数,使得最优矢量的选择兼顾控制性能与降低损耗。通过仿真分析,本文所提方法相较于传统基于分段调制算法的直接转矩控制策略,降低了结温及其波动,提高了牵引变流器寿命。

一种基于变压器集成的高位取能电源设计

在柔性直流输电系统中,高位取能电源为模块化多电平换流器(MMC)的子模块控制电路供电。目前普遍采用多路输入串联结构来使高位取能电源承受更高更宽范围的输入电压,因此存在电路中磁性元件过多及多路串联是否均压等问题。针对此类问题,设计了一种基于变压器集成式的双管反激拓扑。首先介绍双管反激拓扑结构及其工作模态;其次分析磁集成变压器自均压工作机理并推导磁集成变压器面积乘积(AP)计算公式;然后针对南澳柔性直流输电换流阀相关参数,对电源参数进行设计;最后搭建了一台输入电压为350~4000V的实验样机,实验结果验证了设计的有效性和分析的正确性。

VLSI晶体管级时延模拟方法

提出了一种新的晶体管级时延模拟方法,为了保证模拟的精度,综合考虑了存在于短沟道晶体管中的短路电流、输入/输出耦合电容和载流子速度饱和等效应对MOSFET晶体管沟道电流的影响,针对经典的ALPHA沟道电流分析模型(Alpha-Power-Law)进行了改良,以达到精确计算沟道电流的目的·该方法通过改良的节点分析方程(MNA)计算逻辑门的输出波形,以获得逻辑门的时间延迟和跳变时间·所开发的晶体管级时延模拟器性能优越,当逻辑门中某一晶体管的一个参数(如沟道长度、宽度或阈值电压VT0)改变后,模拟器可以快速地计算出新的逻辑门输出波形·基于BSIM370nm工艺模型,采用HSPICE软件的模拟结果来验证该方法的效率与精确性·实验结果表明:该方法模拟效率高,模拟一个逻辑门平均仅需1·0ms;模拟精度高,在所有测试电路时延模拟结果中,最大误差仅为5·04%,平均误差为2·68%·

三输入高性能AND/XOR复合门电路设计

针对现有"与/异或"(AND/XOR)复合门级联设计电路存在功耗大、延时长等不足,提出一种基于晶体管级的三输入AND/XOR复合门电路结构.通过采用多轨结构、缩短传输路径以及混合CMOS逻辑设计方法,克服了原有电路中单一逻辑和单轨结构信号路径长的不足,进而提高了电路性能.在55nm的CMOS技术工艺和PTM多种工艺下,经过HSPICE模拟和Cadence提取版图的后仿真,显示所设计的电路具有正确的逻辑功能,相较于采用门电路级联而成的AND/XOR电路,本电路在不同负载、频率和PVT组合等情况下的延时、功耗和功耗延迟积(PDP)都得到了明显改善.

CMOS电路晶体管级功耗优化方法

随着集成电路工艺进入纳米时代,在集成电路设计约束重要性方面,功耗已成为与性能等量齐观的设计约束.由于缺少有效的晶体管级时延模拟器,所以现有的低功耗设计技术均为逻辑门级功耗优化方法.受惠于更低的优化颗粒度,晶体管级优化方法具有比逻辑门级方法更强的静态功耗优化能力,因此针对高静态功耗的纳米工艺芯片,开展晶体管级优化方法的研究具有非常重要的意义.基于晶体管级VLSI模拟器,提出了一种新的晶体管级优化方法用于进一步降低静态功耗,它由两个算法步骤构成:先用聚团策略(clustering)在逻辑门空间来提高优化算法的效率,再用粒度较小的晶体管空间优化算法来提高功耗的优化效果.实验证明所提方法具有以下优点:1)该方法适用范围较广,可以分析和优化各种电路.这些电路中,每个晶体管都可以有不同的阈值电压VT0、沟道宽度W和沟道长度L.2)该方法的功耗优化效果较好.在晶体管级W+VT0+L的功耗优化实验中,该方法在不降低动态功耗优化效果的前提(动态功耗平均仅增加0.02%)下,在合理的运行时间(优化C7552仅用856.4s)内,在晶体管级对逻辑门级优化结果进行进一步优化,使静态功耗得到进一步降低,平均降低22.85%,最大降低43%.

非掺杂半绝缘LECGaAs的光电流谱

研究了非掺杂半绝缘ＬＥＣＧａＡｓ的非本征室温（３００Ｋ）光电流谱，在０．４０～０．７０ｅＶ范围发现了一个光响应宽带Ｍ１。Ｍ１带在０．４６、０．４９、０．５６、０．６５和０．６９ｅＶ处出现五个峰，其中０．４６、０．４９、０．５６和０．６９ｅＶ峰的起始阈值分别为０．４４、０．４７、０．５１和０．６７ｅＶ。本文讨论了Ｍ１带的起源，提出了０．４４、０．４７和０．５１ｅＶ光电离阈值与铜受主、ＥＬ３和氧施主间的可能联系，并研究了Ｍ１带与ＧａＡｓ场效应晶体管漏－源电流光响应特性的关系。

对三电平IGBT变流器两种缓冲电路的研究

总结了三电平变流器的几种缓冲电路 ,分析了IGBT的失效特点 ,并进一步提出了两种应用于三电平IGBT变流器的新型缓冲电路。这两种缓冲电路有效地钳制了每个IGBT关断时的dv/dt和过电压。其中第 1种缓冲电路最简单 ,没有内外IGBT电压不均现象。实验波形证实 ,这两种电路都是可行的。

基于功能仿真的电路节点翻转信息提取

在基于功能仿真进行集成电路低功耗设计和研究中,往往需要通过获取电路节点的翻转信息来评估设计电路的功耗并指导相应的优化工作,论文采用PLI(programming Language Interface)编程来扩展仿真工具的功能直接获取设计电路中各个节点的工作状态,实现在仿真过程中节点翻转信息的提取,结果表明该方案不仅具有很大的灵活性而且对仿真效率的影响也最小。

晶体管级异质集成技术及其典型应用

晶体管级异质集成是后摩尔时代半导体微波器件技术发展的重点方向。介绍了针对平面和纵向两类不同结构器件分别开发的介质键合和金属键合两套外延层转移晶体管级异质集成工艺,研制出基于介质键合工艺的金刚石衬底GaN HEMT微波功率器件和基于金属键合工艺的SiC衬底GaAs PIN限幅器电路。测试结果表明,与常规的SiC衬底GaN HEMT器件相比,金刚石衬底GaN HEMT器件在高热耗工作下器件热阻减小超过50%,连续波工作输出功率和功率附加效率分别提高0.77 dB和5.6个百分点;与常规工艺的GaAs衬底限幅器相比,18~40 GHz SiC衬底GaAs PIN限幅器单片电路限幅电平基本一致,插入损耗改善约0.2 dB,耐功率能力提高3 dB以上。

双极晶体管g－r噪声模型与深能级分析

本文根据发射结空间电荷区深能级缺陷诱生ｇ－ｒ噪声机构，建立了双极晶体管ｇ－ｒ噪声定量分析模型，从而对实验上观察到的双极晶体管ｇ－ｒ噪声的偏置特性作出了合理的解释．基于该模型，提出了一种利用ｇ－ｒ噪声测量确定双极型器件深能级参数的新方法．

45 nmCMOS工艺三模冗余加固锁存器的性能评估

集成电路器件处在辐射敏感环境中时,易受到粒子轰击产生单粒子效应,使得电路的逻辑值发生翻转,影响电路的可靠性。为了提高电路的可靠性,需要针对单粒子效应引起的单粒子翻转(single event upset,SEU)问题进行加固研究,三模冗余(triple modular redundancy,TMR)锁存器是最简单有效的抗SEU加固锁存器。文章阐述了TMR相关基础知识,包括结构组成、可靠性分析和工作原理。TMR锁存器分为主级和从级。主级是由3个相同模块组成的,从级是“三中取二”表决器。文中使用的表决器为2种传统表决器和9种晶体管级表决器。传统表决器是由门级单元构成,晶体管级表决器是由PMOS管和NMOS管组合构成。文章分析比较了11种不同结构的TMR锁存器,利用Hspice仿真工具测得TMR锁存器的功耗、延迟、面积开销,并进行综合性能比较。

氢气气氛下横向PNP晶体管电离损伤行为

无论氢在电子器件内部以何种形式(H2分子、H原子或H+离子)存在,均会对电子器件电离损伤产生作用,进而影响器件的抗辐照能力。本文深入研究了氢气和空气气氛条件下1 Me V电子辐照栅控横向PNP(GLPNP)型双极晶体管的辐射损伤缺陷演化行为。利用Keithley 4200SCS半导体参数测试仪对不同气氛下辐照过程中晶体管进行在线原位电性能参数测试,研究晶体管电性能退化与电子辐照注量和氢气深度之间的关系;基于栅扫技术(GS)和深能级瞬态谱技术(DLTS),研究双极晶体管中氢诱导电离损伤缺陷演化的基本特征。研究表明,与空气气氛相比,氢气气氛下电子辐照导致GLPNP的基极电流增加显著,而集电极电流明显降低,产生更多的氧化物电荷和界面态,这些现象均说明氢气加剧双极晶体管的电离辐射损伤。

在大注入下多晶硅发射极晶体管特性模拟与理论分析

本文利用经适当修改的Ｙｉｈ－ＦｅｎｇＣｈｙａｎ等人的ＰＥＴ大注人模型编制了程序，结合实例模拟了在大注入条件下具有发射区、基区指数掺杂分布的ＰＥＴ的输人特性、输出特性、电流增益和频率特性（ｆｒ和ｆｍａｘ），并对一些特性曲线进行了分析．此程序可用于研究ＰＥＴ特性与器件结构参数之间的关系．

MOS晶体管模型参数提取的实验方法探讨

基于CMOS(互补金属氧化物半导体)的集成电路设计在当今集成电路设计中占有很大的比重,MOS晶体管作为CMOS集成电路中最基本的元件之一,其参数的提取在计算机辅助分析中是不可缺少的关键环节之一。文章详细讨论了MOS晶体管众多参数提取的理论基础和实验方法,通过该实验方法的学习和应用,可以使学生对MOS晶体管有更深的认识,同时也对CMOS集成电路设计打下扎实的基础。

大注入下多晶硅发射极晶体管特性的一维模拟

利用Yih－FenyChyan等的PET大注入模型，并考虑了发射极串联电阻RTE和多晶硅／硅界面氧化层延迟时间τox对器件特性的影响，编制了程序。结合实例模拟了在大注入下具有发射区、基区指数掺杂分布的PET的电流增益和频率特性（fT人和fmax）。模拟结果表明，RCA器件（发射区的多晶硅／硅界面氧化层厚度δ=1．4um）的β值高于HF器件（δ=0），但HF器件的fTmax值高于RCA器件。

城市轨道车辆辅助系统IGBT三电平逆变器研制

利用新一代的电力电子器件IGBT研制了适用于城市轨道车辆辅助系统的三电平逆变器装置 .阐述了其工作原理 ,分析了其谐波分量较小的控制方式 。

基于多层级模拟的压接型IGBT器件短路失效机理分析

压接型绝缘栅双极晶体管(press pack insulated gate bipolar transistor,PP-IGBT)器件具有功率密度高、短路失效等优势,已被广泛应用于柔性直流输电换流阀中。现有压接型IGBT器件短路失效研究主要基于宏观测试结果,难以揭示由微观材料失效诱发器件短路失效的机理,该文基于圧接型IGBT器件短路测试结果,提出压接型IGBT器件短路失效机理的多层级模拟方法。首先,搭建短路冲击实验平台,基于短路实验获取失效发生条件与失效芯片;其次,建立压接型IGBT宏观器件——介观元胞模型,研究圧接型IGBT器件短路失效时器件–元胞复合应力变化规律;最后,建立微观元胞铝–硅界面分子动力学模型,分析短路失效发生条件,揭示短路失效机理,并提出芯片失效部位相对概率分布。结果表明,短路工况下芯片靠近栅极的有源区边角是最容易发生失效的薄弱区域,铝、硅材料失效是导致压接型IGBT器件短路失效的直接原因。

MBE生长的垂直堆垛InAs量子点及HFET存储器件的应用

用MBE设备以Stranski Krastanov生长方式外延生长了5个周期垂直堆垛的InAs量子点,在生长过程中通过对量子点形状、尺寸的控制来提高垂直堆垛InAs量子点质量和均匀性。用原子力显微镜(AFM)进行表面形貌的表征,并利用光致发光(PL)和深能级瞬态谱(DLTS)对InAs量子点进行观测。所用Al0 5Ga0 5As势垒外延层,对镶嵌在其中的InAs量子点有很强的量子限制作用,并产生强量子限制效应,可以把InAs量子点的电子和空穴能级的热激发当作"深能级"的热激发来研究,这样可用DLTS方法进行测量。在垂直堆垛的InAs量子点的HFET器件中,由充电和放电过程的IDS VGS曲线可以看到阈值电压有非常大的移动,这样便产生存储效应。

一种适用于大容量中点钳位型三电平逆变器的绝缘栅双极型晶体管吸收电路研究

绝缘栅双极型晶体管(insulated gate bipolar transistor,IGBT),关断过压问题始终是设计者亟待解决的主要问题。单单依靠合理的多层复合母排设计不足以消除中点钳位型(neutral point clamped,NPC)三电平IGBT逆变器大换流路径杂散电感所引起的IGBT关断电压尖峰。因此,必须设计有效的IGBT吸收电路。该文将Undeland吸收电路在NPC三电平逆变器中进行扩展应用,结合NPC三电平逆变器运行模式,详细分析LRCD吸收电路工作原理。研究LRCD吸收电路与逆变器电路性能之间的定量关系与影响,给出了数学表达式,提出吸收电路参数设计原则。通过仿真与实验验证了分析与参数设计的正确性。将LRCD吸收电路成功应用于1.4MW级NPC三电平逆变器原理样机。研究结果表明,LRCD吸收电路在NPC三电平逆变器中实现了主开关器件IGBT和钳位二极管的"软"开通与"软"关断,通过对吸收参数的合理设计能够定量的控制主开关管的开通电流的变化率(di/dt)和关断电压的变化率(dv/dt),有效抑制开关器件的关断过压尖峰,优化开关管的瞬态特性。该吸收电路适合大容量NPC三电平IGBT逆变器应用。