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15 nm Bulk nFinFET器件性能研究及参数优化
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作者 侯天昊 范杰清 +3 位作者 赵强 张芳 郝建红 董志伟 《强激光与粒子束》 CAS CSCD 北大核心 2024年第3期92-99,共8页
为研究Bulk FinFET工作时基本结构参数、器件温度和栅极材料对其性能的影响,建立了一个15 nm n型Bulk FinFET器件模型,仿真分析了不同栅长、鳍宽、鳍高、沟道掺杂浓度、器件工作温度、栅极材料对器件性能的影响,发现增长栅长、降低鳍宽... 为研究Bulk FinFET工作时基本结构参数、器件温度和栅极材料对其性能的影响,建立了一个15 nm n型Bulk FinFET器件模型,仿真分析了不同栅长、鳍宽、鳍高、沟道掺杂浓度、器件工作温度、栅极材料对器件性能的影响,发现增长栅长、降低鳍宽和增加鳍高有助于抑制短沟道效应;1×10^(17)cm^(-3)以下的低沟道掺杂浓度对器件特性影响不大,但高掺杂会使器件失效;器件工作温度的升高会导致器件性能的下降;采用高K介质材料作为栅极器件性能优于传统材料SiO_(2)。 展开更多
关键词 Bulk finfet 短沟道效应 器件性能 参数优化 栅极材料
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FinFET器件单粒子翻转物理机制研究评述
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作者 王仕达 张洪伟 +2 位作者 唐民 梅博 孙毅 《航天器环境工程》 CSCD 2024年第2期225-233,共9页
鳍式场效应晶体管(FinFET)器件由于其较高的集成度以及运算密度,已成为未来航天应用领域的重要选择。FinFET器件的辐射敏感性与其制作工艺和工作条件息息相关。为了解FinFET器件的单粒子翻转(SEU)敏感机制,文章结合国内外开展的相关研究... 鳍式场效应晶体管(FinFET)器件由于其较高的集成度以及运算密度,已成为未来航天应用领域的重要选择。FinFET器件的辐射敏感性与其制作工艺和工作条件息息相关。为了解FinFET器件的单粒子翻转(SEU)敏感机制,文章结合国内外开展的相关研究,从SEU机理出发,分析了器件特征尺寸、电源电压和入射粒子的线性能量传输(LET)值等不同条件对器件SEU敏感性的影响,最后结合实际对FinFET器件SEU的研究发展方向进行展望。 展开更多
关键词 鳍式场效应晶体管 单粒子翻转 软错误率 静态随机存取存储器
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基于青藏高原的14 nm FinFET和28 nm平面CMOS工艺SRAM单粒子效应实时测量试验
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作者 张战刚 杨少华 +3 位作者 林倩 雷志锋 彭超 何玉娟 《物理学报》 SCIE EI CAS CSCD 北大核心 2023年第14期161-171,共11页
本文基于海拔为4300 m的拉萨羊八井国际宇宙射线观测站,开展了14 nm FinFET和28 nm平面互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)工艺静态随机存取存储器(static randomaccess memory,SRAM)阵列的大气辐射... 本文基于海拔为4300 m的拉萨羊八井国际宇宙射线观测站,开展了14 nm FinFET和28 nm平面互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)工艺静态随机存取存储器(static randomaccess memory,SRAM)阵列的大气辐射长期实时测量试验.试验持续时间为6651 h,共观测到单粒子翻转(single event upset,SEU)事件56个,其中单位翻转(single bit upset,SBU)24个,多单元翻转(multiple cell upset,MCU)32个.结合之前开展的65 nm工艺SRAM结果,研究发现,随着工艺尺寸的减小,器件的整体软错误率(soft error rate,SER)持续降低.但是,相比于65和14 nm工艺器件,28 nm工艺器件的MCU SER最大,其MCU占比(57%)超过SBU,MCU最大位数为16位.虽然14 nm FinFET器件的Fin间距仅有35 nm左右,且临界电荷降至亚fC,但FinFET结构的引入导致灵敏区电荷收集和共享机制发生变化,浅沟道隔离致使电荷扩散通道“狭窄化”,另一方面灵敏区表面积减小至0.0024μm^(2),从而导致14 nm工艺器件SBU和MCU的软错误率均明显下降. 展开更多
关键词 finfet 中子 单粒子翻转 软错误
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FinFET芯片TEM样品制备及避免窗帘效应方法
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作者 胡康康 王刘勇 +3 位作者 黄亚敏 郎莉莉 董业民 王丁 《微纳电子技术》 CAS 北大核心 2023年第8期1301-1307,共7页
制备高质量纳米尺度芯片透射电子显微镜(TEM)样品对于探索半导体器件结构设计、材料分布与芯片性能之间的关系具有重要的意义。使用聚焦离子束(FIB)/扫描电子显微镜(SEM)双束系统制备14 nm鳍式场效应晶体管(FinFET)截面TEM样品,制备过... 制备高质量纳米尺度芯片透射电子显微镜(TEM)样品对于探索半导体器件结构设计、材料分布与芯片性能之间的关系具有重要的意义。使用聚焦离子束(FIB)/扫描电子显微镜(SEM)双束系统制备14 nm鳍式场效应晶体管(FinFET)截面TEM样品,制备过程中从技术角度提出了两种自下而上制样方案来抑制窗帘效应。为扩大样品的可表征视场范围,在避免样品弯曲的前提下,提出了一种薄片提取方法。结果表明,离子束流越大,窗帘效应越严重,自下而上方法能有效规避窗帘效应;离子束电压30 kV时采用清洗截面(CCS)模式、5 kV/2 kV时采用矩形模式,样品台倾斜补偿角度为1.5°~3.5°,进行交叉减薄,且最终铣削长度控制在1μm时减薄效果最好;新的薄片提取方法改变了样品的铣削方向,在避免窗帘效应破坏感兴趣结构和样品弯曲的前提下,将样品的可表征视场范围扩大了5倍。研究结果对优化TEM样品制备方法以及芯片失效分析提供了参考。 展开更多
关键词 聚焦离子束(FIB) 透射电子显微镜(TEM)样品 14 nm鳍式场效应晶体管(finfet) 窗帘效应 失效分析
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张应力调制SOI FinFET器件及其性能
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作者 王一杰 张静 +4 位作者 林鸿霄 李梦达 徐步青 RADAMSON H H 闫江 《现代应用物理》 2023年第3期249-256,共8页
针对具有立体结构的绝缘体上硅鳍式场效应晶体管(SOI FinFET),研究了表面淀积50 nm张应力SiN薄膜后SOI FinFET器件的电学特性,并对关键电学参数,如开态电流I_(on)、电流开关比I_(on)/I_(off)、跨导g_(m)、漏致势垒降低V_(DIBL)和亚阈值... 针对具有立体结构的绝缘体上硅鳍式场效应晶体管(SOI FinFET),研究了表面淀积50 nm张应力SiN薄膜后SOI FinFET器件的电学特性,并对关键电学参数,如开态电流I_(on)、电流开关比I_(on)/I_(off)、跨导g_(m)、漏致势垒降低V_(DIBL)和亚阈值摆幅S_(ss)等,进行了深入分析。研究结果表明,应变对栅长较小器件的I_(on)和S_(ss)有更明显的改善,随着张应力的引入使g_(m)提升,从而显著提高了器件的I_(on),且I_(on)/I_(off)较引入前有着2个量级的提升。而g_(m)的提升归结于张应力引入而导致SOI FinFET沟道载流子迁移率的提升。V_(DIBL)和S_(ss)的改善,表明张应力的引入使器件的栅控能力显著提高。 展开更多
关键词 绝缘体上硅 鳍式场效应晶体管 电学特性 应变 张应力
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纳米FinFET的单粒子瞬态与Fin结构的相关性研究
6
作者 刘保军 陈名华 《微电子学》 CAS 北大核心 2023年第2期338-343,共6页
工艺差异引起的Fin结构变化会造成纳米FinFET器件呈现不同的电学特性,使器件的单粒子瞬态效应(SET)复杂化。基于电学特性校准的14 nm SOI标准型FinFET器件,构建了弹头型、三角型、阶梯型、半圆型及底部椭圆型等5种结构,分析了SET的表征... 工艺差异引起的Fin结构变化会造成纳米FinFET器件呈现不同的电学特性,使器件的单粒子瞬态效应(SET)复杂化。基于电学特性校准的14 nm SOI标准型FinFET器件,构建了弹头型、三角型、阶梯型、半圆型及底部椭圆型等5种结构,分析了SET的表征量与Fin结构参数间的相关性,并利用灰色理论,研究了它们之间的内在关联性。结果表明,器件的收集电荷量、沉积电荷量与Fin的截面积显著相关;SET电流峰值、电子-空穴对产生率峰值及双极放大系数同时依赖于Fin的截面积和等效沟道宽度,且对等效沟道宽度的依赖性更强。 展开更多
关键词 finfet 单粒子瞬态 Fin结构 相关性 工艺差异
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Performance optimization of tri-gate junctionless FinFET using channel stack engineering for digital and analog/RF design
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作者 Devenderpal Singh Shalini Chaudhary +1 位作者 Basudha Dewan Menka Yadav 《Journal of Semiconductors》 EI CAS CSCD 2023年第11期89-100,共12页
This manuscript explores the behavior of a junctionless tri-gate FinFET at the nano-scale region using SiGe material for the channel.For the analysis,three different channel structures are used:(a)tri-layer stack chan... This manuscript explores the behavior of a junctionless tri-gate FinFET at the nano-scale region using SiGe material for the channel.For the analysis,three different channel structures are used:(a)tri-layer stack channel(TLSC)(Si-SiGe-Si),(b)double layer stack channel(DLSC)(SiGe-Si),(c)single layer channel(SLC)(S_(i)).The I−V characteristics,subthreshold swing(SS),drain-induced barrier lowering(DIBL),threshold voltage(V_(t)),drain current(ION),OFF current(IOFF),and ON-OFF current ratio(ION/IOFF)are observed for the structures at a 20 nm gate length.It is seen that TLSC provides 21.3%and 14.3%more ON current than DLSC and SLC,respectively.The paper also explores the analog and RF factors such as input transconductance(g_(m)),output transconductance(gds),gain(gm/gds),transconductance generation factor(TGF),cut-off frequency(f_(T)),maximum oscillation frequency(f_(max)),gain frequency product(GFP)and linearity performance parameters such as second and third-order harmonics(g_(m2),g_(m3)),voltage intercept points(VIP_(2),VIP_(3))and 1-dB compression points for the three structures.The results show that the TLSC has a high analog performance due to more gm and provides 16.3%,48.4%more gain than SLC and DLSC,respectively and it also provides better linearity.All the results are obtained using the VisualTCAD tool. 展开更多
关键词 short channel effects(SCEs) junctionless finfet analog and RF parameters SIGE
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Narrowed Si_(0.7)Ge_(0.3)channel FinFET with subthreshold swing of64 mV/Dec using cyclic self-limited oxidation and removal process
8
作者 刘昊炎 李永亮 王文武 《Chinese Physics B》 SCIE EI CAS CSCD 2023年第7期500-503,共4页
A narrowed Si_(0.7)Ge_(0.3)channel fin field-effect transistor(FinFET)device is demonstrated in detail by using an accuratecyclic wet treatment process.The Si_(0.7)Ge_(0.3)fin/per side of 0.63 nm in thickness can be a... A narrowed Si_(0.7)Ge_(0.3)channel fin field-effect transistor(FinFET)device is demonstrated in detail by using an accuratecyclic wet treatment process.The Si_(0.7)Ge_(0.3)fin/per side of 0.63 nm in thickness can be accurately removed in each cycleby utilizing a self-limited oxidation with 40%HNO_(3)solution in 40 s and oxidation removal can be achieved with 1%HFsolution in 10 s.As a result,after the dummy gate removal,the fin width of Si_(0.7)Ge_(0.3)can be narrowed from 20 nm to 8 nmby utilizing 10 cycles of this wet treatment process.Compared with the conventional Si_(0.7)Ge_(0.3)FinFET under a similarprocess,the narrowed Si_(0.7)Ge_(0.3)channel FinFET can realize a strong gate control capability by using this newly developedwet treatment process,because its subthreshold slope can be reduced by 24%,improving from 87 mV/dec to 64 mV/dec. 展开更多
关键词 Si_(0.7)Ge_(0.3) finfet cyclic wet treatment self-limited oxidation
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基于16 nm FinFET工艺FPGA的低功耗PCIe Gen3性能研究
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作者 季振凯 杨茂林 于治 《电子与封装》 2023年第11期54-61,共8页
大数据时代对高速总线的高带宽、低延时及高灵活性有更苛刻的要求,高速串行总线(PCIe)与FPGA的集成能够满足新兴领域的需求,但需要对其在高温和低温下的性能稳定性及低功耗性进行探究。以16 nm FinFET工艺SRAM型FPGA为对象,搭建针对低功... 大数据时代对高速总线的高带宽、低延时及高灵活性有更苛刻的要求,高速串行总线(PCIe)与FPGA的集成能够满足新兴领域的需求,但需要对其在高温和低温下的性能稳定性及低功耗性进行探究。以16 nm FinFET工艺SRAM型FPGA为对象,搭建针对低功耗PCIe第三代(Gen3)的高速通信的性能测试、温升测试以及高温及低温功耗测试方案。测试结果表明,在通信过程中被测电路与CPU通信稳定,读、写速率分别可达3907 MB/s、4430 MB/s,达到理论最大带宽的54.1%、61.4%;被测电路温升不显著,常温下电路的表面温度比对照电路低18.4%;其在高温125℃下的功耗比对照电路低41.9%。该工艺下的电路能够稳定运行PCIe Gen3总线,并在低功耗、低发热状态下实现高质量的信号传输。 展开更多
关键词 finfet SRAM型FPGA PCIe Gen3 低功耗
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基于FinFET器件结构的高精度温度传感器设计
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作者 莫啸 孔德鑫 +1 位作者 李冬 孙金中 《中国集成电路》 2023年第10期34-38,62,共6页
随着标准CMOS工艺向二十纳米以下推进,平面CMOS晶体管开始向三维(3D)FinFET器件结构过渡,寄生三极管的电流增益β大幅下降,使以寄生PNP管作为温度传感器件的温度传感电路不再适用。本文基于标准CMOS工艺,以寄生垂直NPN管作为温度传感器... 随着标准CMOS工艺向二十纳米以下推进,平面CMOS晶体管开始向三维(3D)FinFET器件结构过渡,寄生三极管的电流增益β大幅下降,使以寄生PNP管作为温度传感器件的温度传感电路不再适用。本文基于标准CMOS工艺,以寄生垂直NPN管作为温度传感器件,给出了三维FinFET器件结构下的数字温度传感器设计。该数字温度传感器在-55℃至+125℃的温度范围内,电路仿真精度达±0.2℃,芯片测试精度达±0.3℃。 展开更多
关键词 3D finfet结构 电流增益 垂直NPN管 数字温度传感器
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14 nm FinFET和65 nm平面工艺静态随机存取存储器中子单粒子翻转对比 被引量:8
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作者 张战刚 雷志锋 +8 位作者 童腾 李晓辉 王松林 梁天骄 习凯 彭超 何玉娟 黄云 恩云飞 《物理学报》 SCIE EI CAS CSCD 北大核心 2020年第5期133-140,共8页
使用中国散裂中子源提供的宽能谱中子束流,开展14 nm FinFET工艺和65 nm平面工艺静态随机存取存储器中子单粒子翻转对比研究,发现相比于65 nm器件,14 nm FinFET器件的大气中子单粒子翻转截面下降至约1/40,而多位翻转比例从2.2%增大至7.... 使用中国散裂中子源提供的宽能谱中子束流,开展14 nm FinFET工艺和65 nm平面工艺静态随机存取存储器中子单粒子翻转对比研究,发现相比于65 nm器件,14 nm FinFET器件的大气中子单粒子翻转截面下降至约1/40,而多位翻转比例从2.2%增大至7.6%,源于14 nm FinFET器件灵敏区尺寸(80 nm×30 nm×45 nm)、间距和临界电荷(0.05 fC)的减小.不同于65 nm器件对热中子免疫的现象,14 nm FinFET器件中M0附近10B元素的使用导致其表现出一定的热中子敏感性.进一步的中子输运仿真结果表明,高能中子在器件灵敏区中产生的大量的射程长、LET值大的高Z二次粒子是多位翻转的产生诱因,而单粒子翻转主要来自于p,He,Si等轻离子的贡献. 展开更多
关键词 finfet 中子 单粒子翻转 核反应
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金属功函数波动效应快速预测方法及验证
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作者 李怡宁 杨兰兰 屠彦 《固体电子学研究与进展》 CAS 2024年第1期65-71,共7页
金属功函数波动作为器件制造过程中的主要工艺波动源之一,其波动变化对器件电学特性有极大的影响。本文提出一种简便、快速预测半导体场效应管金属功函数波动效应的方法,并将其与商业软件中计算功函数波动的统计阻抗场法进行对比分析。... 金属功函数波动作为器件制造过程中的主要工艺波动源之一,其波动变化对器件电学特性有极大的影响。本文提出一种简便、快速预测半导体场效应管金属功函数波动效应的方法,并将其与商业软件中计算功函数波动的统计阻抗场法进行对比分析。参考IBM公司发布的14 nm SOI FinFET结构建立FinFET器件仿真模型并与实验数据对比验证后,引入金属功函数波动,分别用统计阻抗场法与本文提出的快速预测方法计算得到对应随机波动下模型的阈值电压V_(th)、关断电流I_(off)、工作电流I_(on)等电学特性参数的随机分布及这些参数结果的期望值、标准差、极差等统计参数,通过两者结果对比验证了快速预测方法的准确性。 展开更多
关键词 finfet 功函数波动效应 电学特性仿真 统计阻抗场法
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未知工艺角下时序违反的机器学习预测
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作者 黄鹏程 冯超超 马驰远 《计算机工程与科学》 CSCD 北大核心 2024年第3期395-399,共5页
集成电路设计复杂性的增长以及工艺尺寸的持续缩减给静态时序分析以及设计周期带来了新的严峻挑战。为了提升静态时序分析效率、缩短设计周期,充分考虑FinFET工艺特性以及静态时序分析原理,提出了未知工艺角下时序违反的机器学习预测方... 集成电路设计复杂性的增长以及工艺尺寸的持续缩减给静态时序分析以及设计周期带来了新的严峻挑战。为了提升静态时序分析效率、缩短设计周期,充分考虑FinFET工艺特性以及静态时序分析原理,提出了未知工艺角下时序违反的机器学习预测方法,实现了基于部分工艺角的时序特性来预测另外一部分工艺角的时序特性的目标。基于某工业设计进行实验,结果表明,提出的方法利用5个工艺角时序预测另外31个工艺角时序,可达到小于2 ps的平均绝对误差,远远优于传统方法所需的21个工艺角,显著改善了预测精度和减少了静态时序分析工作量。 展开更多
关键词 机器学习 工艺角 静态时序分析 finfet
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FINFET的三维模拟(英文) 被引量:1
14
作者 刘恩峰 刘晓彦 韩汝琦 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2002年第9期909-913,共5页
采用三维模拟软件对具有 FINFET结构的 SOI- MOSFET进行了模拟 .研究了 FINFET的 I- V特性、亚阈值特性、短沟道效应等 .模拟发现 ,通过降低 fin的高度可以有效地抑制短沟道效应与提高器件的性能 ,因此 fin的高度是器件设计中一个关键参... 采用三维模拟软件对具有 FINFET结构的 SOI- MOSFET进行了模拟 .研究了 FINFET的 I- V特性、亚阈值特性、短沟道效应等 .模拟发现 ,通过降低 fin的高度可以有效地抑制短沟道效应与提高器件的性能 ,因此 fin的高度是器件设计中一个关键参数 .模拟结果表明 FINFET在特性上优于传统的单栅器件 . 展开更多
关键词 finfet 三维模拟 短沟道效应 亚阈值特性
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FinFET纳电子学与量子芯片的新进展 被引量:1
15
作者 赵正平 《微纳电子技术》 北大核心 2020年第1期1-6,共6页
综述了后摩尔时代中两大发展热点:鳍式场效应晶体管(FinFET)纳电子学和基于量子计算新算法的量子芯片的发展历程和近两年的最新进展。在FinFET纳电子学领域,综述并分析了当今Si基互补金属氧化物半导体(CMOS)集成电路的发展现状,包括Fin... 综述了后摩尔时代中两大发展热点:鳍式场效应晶体管(FinFET)纳电子学和基于量子计算新算法的量子芯片的发展历程和近两年的最新进展。在FinFET纳电子学领域,综述并分析了当今Si基互补金属氧化物半导体(CMOS)集成电路的发展现状,包括FinFET的发展、10 nm和7 nm技术节点的量产、5 nm和3 nm技术节点的环栅场效应晶体管(GAAFET)和2 nm技术节点的负电容场效应晶体管(FET)的前瞻性技术研究以及非Si器件(InGaAs FinFET、WS2和MoS2两种2D材料的FET)的探索性研究。指出继续摩尔定律的发展将以Si基FinFET和GAAFET的技术发展为主。在量子芯片领域,综述并分析了超导、电子自旋、光子、金刚石中的氮空位中心和离子阱等五种量子比特芯片的发展历程,提高相干时间、固态化及多量子比特扩展等的技术突破,以及近几年在量子信息应用的新进展。基于Si基的纳米制造技术和新的量子计算算法的结合正加速量子计算向工程化的进展。 展开更多
关键词 鳍式场效应晶体管(finfet) 环栅场效应晶体管(GAAFET) 负电容场效应晶体管(FET) InGaAs finfet 超导量子芯片 电子自旋量子芯片 光子量子芯片 金刚石中的氮空位中心量子比特 离子阱量子芯片
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FD-SOI与FinFET互补,是中国芯片业弯道超车机会 被引量:6
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作者 迎九 《电子产品世界》 2016年第4期5-5,4,共2页
本文介绍了Soitec半导体公司的全耗尽绝缘硅(FD-SOI)的特点、最新进展及其生态系统,并将FD-SOI与Fin FET作比较,分析了各自的优势、应用领域和应用前景。
关键词 FD-SOI finfet 制造
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体硅CMOS FinFET结构与特性研究 被引量:1
17
作者 殷华湘 徐秋霞 《电子学报》 EI CAS CSCD 北大核心 2005年第8期1484-1486,共3页
建立在SOI衬底上的FinFET结构被认为是最具全面优势的非常规MOS器件结构.本文通过合理的设计将FinFET结构迁移到普通体硅衬底上,利用平面凹槽器件的特性解决了非绝缘衬底对器件短沟道效应的影响,同时获得了一些标准集成电路工艺上的改... 建立在SOI衬底上的FinFET结构被认为是最具全面优势的非常规MOS器件结构.本文通过合理的设计将FinFET结构迁移到普通体硅衬底上,利用平面凹槽器件的特性解决了非绝缘衬底对器件短沟道效应的影响,同时获得了一些标准集成电路工艺上的改进空间.运用标准CMOS工艺实际制作的体硅CMOSFinFET器件获得了较好的性能结果并成功地集成到CMOS反相器和环形振荡器中.结构分析与实验结果证明了体硅CMOSFinFET在未来电路中的应用前景. 展开更多
关键词 鱼脊形场效应晶体管 体硅 凹槽器件 新结构 CMOS
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14 nm工艺3D FinFET器件源漏寄生电阻提取与建模
18
作者 陈寿面 石艳玲 《半导体技术》 CAS CSCD 北大核心 2018年第2期120-124,153,共6页
随着CMOS技术进入14 nm技术结点,三维鳍型场效应晶体管(FinFET)源漏寄生电阻的提取随结构的改变而变得更为复杂,高精度寄生电阻的提取对器件建模及电路性能至关重要。根据FinFET器件结构将源漏寄生电阻分割为3部分:由凸起源漏与接触... 随着CMOS技术进入14 nm技术结点,三维鳍型场效应晶体管(FinFET)源漏寄生电阻的提取随结构的改变而变得更为复杂,高精度寄生电阻的提取对器件建模及电路性能至关重要。根据FinFET器件结构将源漏寄生电阻分割为3部分:由凸起源漏与接触孔所引入的寄生电阻(R_(con))、狭窄鳍到宽源漏区的过渡区寄生电阻(R_(sp))以及源漏与沟道之间的寄生电阻(R_(ext))。考虑电流拥挤效应、电流展宽和栅压控制效应,分别采用平均电流长度法和微元积分法等对R_(con),R_(sp)和R_(ext)进行建模。最后,将所建模型与TCAD仿真进行对比验证,结果表明所建模型可准确反映源漏寄生电阻的变化,其中过渡区寄生电阻的相对误差小于1%。 展开更多
关键词 鳍型场效应晶体管(finfet) 非本征寄生 源漏寄生电阻 建模 TCAD仿真
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FinFET/GAAFET纳电子学与人工智能芯片的新进展 被引量:2
19
作者 赵正平 《微纳电子技术》 CAS 北大核心 2022年第3期195-209,共15页
集成电路在后摩尔时代的发展呈现出多模式创新的特点。综述了后摩尔时代中两大创新发展热点,即鳍式场效应晶体管/环绕栅场效应晶体管(FinFET/GAAFET)纳电子学和基于深度学习新算法的人工智能(AI)芯片,并介绍了其发展历程和近两年的最新... 集成电路在后摩尔时代的发展呈现出多模式创新的特点。综述了后摩尔时代中两大创新发展热点,即鳍式场效应晶体管/环绕栅场效应晶体管(FinFET/GAAFET)纳电子学和基于深度学习新算法的人工智能(AI)芯片,并介绍了其发展历程和近两年的最新进展。在FinFET/GAAFET纳电子学领域,综述并分析了当今Si基CMOS集成电路的发展现状,包含Intel的IDM模式、三星和台积电的代工模式3种技术路线,及其覆盖了22、14、10、7和5 nm集成电路纳电子学的5代技术各自的创新特点,以及未来3和2 nm技术节点GAAFET的各种创新结构的前瞻性技术研究。摩尔定律的继续发展将以Si基FinFET和GAAFET的技术发展为主。在AI芯片领域,综述并分析了数字AI芯片和模拟AI芯片的发展现状,包含神经网络云端和边缘计算应用的处理器(图像处理器(GPU)、张量处理器(TPU)和中央处理器(CPU))、加速器和神经网络处理器(NPU)等的计算架构的创新,各种神经网络算法和计算架构结合的创新,以及基于存储中计算新模式的静态随机存取存储器(SRAM)和电阻式随机存取存储器(RARAM)的创新。人工智能芯片的创新发展可弥补后摩尔时代集成电路随晶体管密度上升而计算能力增长缓慢的不足。 展开更多
关键词 鳍式场效应晶体管(finfet) 环绕栅场效应晶体管(GAAFET) 互补场效应晶体管(CFET) 人工智能(AI)芯片 图像处理器(GPU) 张量处理器(TPU) 神经网络处理器(NPU) 存储中计算 静态随机存取存储器(SRAM) 电阻式随机存取存储器(RARAM)
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FinFET纳电子学与量子芯片的新进展(续) 被引量:1
20
作者 赵正平 《微纳电子技术》 北大核心 2020年第2期85-94,118,共11页
现代计算机是基于晶体管的二进制数字计算,要求数据被编码成二进制的数字(位),其中每个数字(位)总是在两个明确的态之一(0或1)。而量子计算机的功能都是基于量子比特,其既可以存在于0同时又可以存在于1,即所谓的量子叠加态;每个附加的... 现代计算机是基于晶体管的二进制数字计算,要求数据被编码成二进制的数字(位),其中每个数字(位)总是在两个明确的态之一(0或1)。而量子计算机的功能都是基于量子比特,其既可以存在于0同时又可以存在于1,即所谓的量子叠加态;每个附加的量子比特都将导致其计算能力加倍。量子计算本质上是在同一时间内完成多状态空间的集合的并行计算,而传统的计算仅是一个状态量的特例计算。但超导和电子自旋的量子叠加态极其脆弱,只能工作在极低温度(几十个mK)下,且短时间(ms)内会自然降解,失去量子相干性。为此,未来的量子计算需要的是一个系统,其包含工作在超低温度下的成千上万的量子比特,在界面上必须采用复杂的经典混合信号和微波电路以读出和控制。 展开更多
关键词 量子比特 量子点 相干时间 核自旋 量子计算机 量子电路 finfet 纳电子学
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