基于数字电视传输系统Turbo编码器芯片设计

本文介绍了数字电视传输系统中信道编码的应用及发展的新方向,并在此基础上我们设计了可以应用于数字电视传输的Turbo码编码器芯片,并通过EDA前后端设计工具,完成了整个ASIC级的设计。为了满足实际数字电视信号的实时处理要求,芯片必须工作在较高的频率上,因此设计中采用了流水线技术。

高性能低功率turbo编码器IP核

它可提供1Mbit/s的吞吐量,时钟频率仅为8.2MHz时执行1.5GOPS,在1.5dB信噪比时位误码率达10^(-6)

利用FPGA实现3GPP Turbo编码译码器

Turbo卷积码(TCC)是3G无线系统中所采用的前向错误校正(FEC)机制的整体部分。然而,Turbo译码器所带来的计算负担非常重,并不太适合采用传统DSP或RISC处理器实现。由于现场可编程逻辑阵列(FPGA)内在的并行结构,FPGA为解决3G基站收发器中所需要的符号速率FEC和其它计算密集的任务提供了一个高性能信号处理平台基础。

一种资源友好的零延时Turbo交织器设计

研究了Turbo编码器中二次置换多项式(QPP)交织器的设计优化,提出了一种资源友好的零延时QPP交织器设计方案。在算法上,通过比较器实现取余,简化了QPP交织器递推公式中定义的取余运算,节约了逻辑实现资源。通过对QPP交织器递推公式进行改进,分别对交织地址的奇偶序列进行并行递推,利用乒乓的方式输出交织地址,简化了每一拍时钟的逻辑运算电路,使得交织器可以工作在较高的时钟频率下。在时序上,递推运算实现了交织运算的零延迟,使得交织编码序列与顺序编码序列不存在时延,保证了编码器的工作效率。经验证,交织器设计稳定可靠,具有一定的实用价值。