关于编码器、译码器实验的综合性设计

结合编码器和译码器互逆的功能,改变了传统编码器和译码器独立实验,设计了一个具有趣味性和实用性的综合性实验,该实验可同时进行编码器和译码器实验.

编码器、译码器位的扩展及应用

常见的一些编码器(如74LS148)、译码器(如74LS138)都只是三位或四位二进制的编码译码,只能满足一些简单电子电路的需求,对于复杂电子电路就无能为力了。为此,对编码、译码器位的扩展进行探讨,通过将这些简单的芯片连接起来,从而组成一个多位的编码、译码芯片。

Turbo码译码器“及早判决”门限的确定及输出信噪比停止迭代准则

提出将实际的 AWGN信道与 Turbo码译码器构成的联合信道看成一个等效 AWGN信道 ,在此基础上 ,提出一种新的采用译码器输出对数似然比序列的信噪比作为译码器停止迭代的判决准则 .为减少译码复杂度 ,可以将 Turbo码译码过程中对数似然比超过某一门限的符号及时判决输出 .给出了门限值的理论确定方法 .

基于GPU的并行Turbo乘积码译码器

Turbo乘积码是一类前向纠错码,在高码率下具有良好的误码率性能。TPC编码器的实现相对简单,其译码器的译码复杂度也比较合理。因此,TPC被广泛用于各种场景,例如卫星通信系统和数据存储系统等。提出了一种基于GPU的并行TPC译码器,可以同时译码二维乘积码矩阵的所有行或列。设计了一种并行基本译码器,以简化由扩展汉明码构成的TPC的译码过程。实现了测试样例和有效码字计算的并行化,降低了译码延迟。为了进一步提高译码吞吐率,提出了多通道TPC译码器。在不同的GPU上测量了并行译码器的性能,实验结果表明,与基于CPU的TPC译码器相比,基于GPU的并行TPC译码器的译码延迟显著降低。此外,基于GPU的并行TPC译码器的吞吐率在NVIDIA RTX 2080 Ti上达到30 Mbps,在NVIDIA GTX Titan V上达到38 Mbps,是基于CPU的TPC译码器性能的44倍和54倍。

多用户MIMO下行链路中线性预编码器/译码器设计

研究多用户MIMO下行链路中最小和均方误差意义下线性预编码器/译码器的设计问题。针对该非线性、非凸性的优化问题,传统的联合优化算法性能有限且复杂度较高。提出一种新的设计方案。该方案首先利用信道正交化技术将MIMO下行信道分解成多个并行的等效单用户MIMO信道,然后通过解这些等效MIMO信道上的单用户均方误差最小化问题来获得和均方误差最小问题的近似解。仿真结果显示,该方案的性能要优于传统的联合优化算法。

WCDMA系统中Turbo码译码器的FPGA实现——高效实现Log-MAP算法的硬件结构

在深入研究 Turbo码译码算法的基础上 ,提出一种高效实现 log- MAP算法的硬件结构 ,基于此结构实现的用于宽带码分多址系统的

基于校验方程符合度下的Turbo码编码器盲识别

针对目前Turbo码分量编码器参数识别算法容错性不好、计算量大的缺点,该文提出一种基于校验方程符合度的新算法。首先,根据码元约束长度较小的特点,构建出编码器生成多项式数据库,然后通过遍历多项式数据库,计算出每种多项式所对应的平均校验方程符合度值,其最大值所对应的索引号即为多项式库中的正确多项式索引号,从而完成编码多项式的识别。该算法仅仅遍历有限的多项式数据库,其计算量较小,只与截获的数据量有关;算法采用的数据为软判决信息,故其容错性能较好。仿真结果表明:在信噪比为0 d B条件下,仅需要截获10码块,交织长度为100的码元数据量,参数的识别率就能达到90%以上。

跳频系统中Turbo码译码器的FPGA实现

给出了跳频系统中Turbo码译码器的FPGA(field programmable gate array)实现方案.译码器采用了Max-Log-Map译码算法和模块化的设计方法,可以对不同帧长的Turbo码进行译码.在Xilinx公司的FPGA芯片xc3s2000-4fg676上实现了帧长可变的Turbo译码器.在帧长为1 024 bit、迭代5次条件下,该译码器时延为0.812 ms,数据吞吐量为1.261 Mbit/s.分别在高斯白噪声和部分频带噪声干扰两种信道环境中测试该Turbo码译码器的误码率性能,在部分频带噪声干扰中使用了AGC(自动增益控制),结果表明,AGC有效提高了译码器在部分频带噪声干扰下的性能.

Turbo码译码器的定点DSP实现

在深入研究 Turbo码译码算法的基础上 ,用 DSP(TMS32 0 C6 2 0 1)实现了用于 WCDMA系统的 Turbo码译码器 ,测试结果表明该译码器有很好的性能 ,可以满足 WCDMA系统的要求 .

卷积Turbo码编码器及CPLD实现

详细探讨了卷积 Turbo码编码器实现过程中的关键问题 ,结合 CCSDS及 IMT- 2 0 0 0国际通信标准给出了具体解决方案 .使用 Maxplus2开发工具在 CPL D上实现了整个卷积 Turbo码编码器并给出了系统分析 。

基于FPGA的Turbo译码器设计

Turbo码良好的纠错性能为众多研究者所公认,其相关理论和实现技术一直是该领域的研究热点。本文主要围绕如何用FPGA实现Turbo码译码器,介绍了Turbo码迭代译码的硬件实现算法以及流水线译码概念,并利用Altera的Flex10k10芯片实现了该译码器。性能测试实验表明,该基于FPGA实现的译码器最高速率可达到8Mbps,性能相比于理论译码器性能下降控制在0.5dB以内,具有广阔的应用前景。

WCDMA系统中Turbo码编译码器交织长度的研究

针对 WCDMA系统支持的几种业务速率 ,通过仿真对交织器的交织长度的选择进行了研究 ,结果表明在 WCDMA系统中可以选择 3 840和 1 44

码率兼容空间耦合LDPC码编码器与译码器设计

为了实现不同信道条件下的信道编码硬件实现方案,本文构造了一种码率兼容的空间耦合低密度奇偶校验(SCLDPC)码,并进行了编码器与译码器的现场可编程门阵列(FPGA)实现。编码器采用部分校验子前项编码算法进行不同码率的快速递归编码。译码器采用最小和算法,结合分层译码结构完成译码。该设计在Xilinx xc7k325tffg900-2芯片上进行测试,实现了3种不同码率的空间耦合LDPC码的编码与译码功能,具有良好的译码性能和较低的资源占用率。

LTE-Advanced标准中一种基于反向重算的低存储容量Turbo码译码器结构设计

在LTE-Advanced标准中,为满足移动环境下的低功耗要求,低存储容量的译码器结构设计引起了广泛关注.本文在分解Turbo码网格图的基础上,研究了前向状态度量的反向重算方法,提出了一种基于反向重算的低存储容量译码器结构设计方案.在Log-MAP算法下研究了一种适合反向重算的修正雅可比对数式实现方法,推导了反向重算的数学表达式,并给出了实现结构.结果表明,所涉及的反向重算译码结构,以很小的冗余计算为代价将存储容量降低了50%,译码性能非常接近Log-MAP算法,在冗余计算复杂度、存储容量和译码性能指标上具有更好的均衡性.

高性能LDPC/Turbo码双模译码器的发展综述

目前LDPC码和Turbo码广泛应用于3G和4G商用移动通信系统中,并且在无线局域网、光纤通信、水下通信、视频和图象的加密以及网络安全等方面也发挥着重要的作用.由于全球在不同地区的移动通信设备只支持一种码,这使得移动通信有一定的地域局限性并影响通信质量.因此,通过对LDPC码和Turbo码译码过程的研究与结合,实现一种高性能的LDPC/Turbo码双模译码器具有重要意义.文章回顾了目前LDPC/Turbo码双模译码器的发展情况,并针对存在的不足进行分析和总结,最后介绍LDPC码和极化码未来发展的趋势.

基于3GPP标准的Turbo码译码器设计与实现

文中针对3GPP标准的Turbo码的性能进行仿真分析,基于课题的要求,根据性能和FPGA硬件实现复杂度提出了一种新颖的译码器方案。本方案采用在分量译码器计算前向递推的数据时,只对前向递推量进行存储,在后续过程中将同时计算出的分支度量和后向递推量结合已经存储的前向递推量直接更新信息比特的似然信息和外信息,节省了硬件存储器资源,提高了译码吞吐量,根据硬件系统时钟可推算出大致的译码吞吐量,达到课题要求。本方案的思想同样可推广应用于其他标准的Turbo码译码器。

近似Log-MAP turbo译码器研究

该文研究近似Log-M AP算法在turbo译码器中的应用。文章对基于近似算法的W CDM A turbo译码器在AW GN信道和平坦慢衰落Rayleigh信道上的纠错性能进行了仿真。仿真结果表明,二阶近似Log-M AP turbo译码器与M A P turbo译码器性能等价,优于SO VA turbo译码器0.7-0.9dB。

Turbo码高速译码器设计

Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。

利用FPGA实现3GPP Turbo编码译码器

Turbo卷积码(TCC)是3G无线系统中所采用的前向错误校正(FEC)机制的整体部分。然而,Turbo译码器所带来的计算负担非常重,并不太适合采用传统DSP或RISC处理器实现。由于现场可编程逻辑阵列(FPGA)内在的并行结构,FPGA为解决3G基站收发器中所需要的符号速率FEC和其它计算密集的任务提供了一个高性能信号处理平台基础。