多晶硅栅对LDMOS-SCR器件ESD防护性能的影响

为了研究多晶硅栅对内嵌可控硅(SCR)的横向扩散金属氧化物半导体(LDMOS-SCR)器件静电放电(ESD)防护性能的影响,基于0.35μm Bipolar-CMOS-DMOS(BCD)工艺制备了LDMOS-SCR与SCR器件,并利用传输线脉冲测试比较它们的ESD特性.通过仿真2种器件在不同强度ESD应力下的电流密度分布,比较器件内部触发电流泄放路径的开启顺序;通过仿真2种器件在强电压回滞下的电流线和晶格温度的分布,分析因电场影响电流泄放的方式以及温度的分布而导致ESD鲁棒性的差异.仿真和测试结果表明,与SCR相比,具有多晶硅栅的LDMOS-SCR有多条导通路径且开启速度快,有更均匀的电流和电场分布;触发电压降低了12.5%,失效电流提高了27.0%,ESD鲁棒性强.

MOSFET栅氧泄漏隧穿电流的分析模型:量子力学研究(英文)

研发了一种通过MOSFET的超薄栅氧化物分析直接隧穿电流密度的模型。采用Wentzel-Kramers-Brilliouin(WKB)近似计算了隧穿概率,利用清晰的表面势方程改进模型的准确性。在研究模型中考虑了Si衬底中反型层的量子化和多晶硅栅耗尽,还研究了多晶硅掺杂对栅氧化层隧穿电流的影响。仿真结果表明,栅氧化层隧穿电流随多晶硅栅掺杂浓度的增加而增加。该结论与已报道的结果相吻合,从而证明了该模型的正确性。

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。

轨道交通用750A/6500V高功率密度IGBT模块

通态损耗及开关损耗的降低是高压绝缘栅双极晶体管(IGBT)设计与制造的关键。基于"U"形增强型双扩散金属氧化物半导体(DMOS^+)元胞结构、增强型受控缓冲层(CPT^+)及横向变掺杂集电极(VLDC)技术、横向变掺杂(VLD)终端结构等关键技术,研发了具有低通态损耗的6 500 V平面栅IGBT芯片及其配套快恢复二极管(FRD)芯片。将IGBT及FRD芯片封装成750 A/6 500 V IGBT模块并对其进行测试、试验,其动、静态特性与安全工作区(SOA)性能优良,满足我国高速动车组、大功率机车等轨道交通牵引的应用要求。

低导通损耗宽安全工作区4500V IGBT器件研制

基于"U"形增强型双扩散金属氧化物半导体(DMOS+)平面元胞、增强型受控缓冲层(CPT+)技术及结终端扩展(JTE)终端结构,通过引入载流子存储层、优化背面缓冲层及背面集电极结构,开发出低导通损耗、高关断能力及宽短路安全工作区的4 500 V IGBT芯片。高温测试(Tj=125℃)结果表明,该4 500 V IGBT的导通压降(Vceon)为3 V,能够关断6.75倍额定电流,并通过了Vgeon=21.5 V、tsc=15μs的极限短路测试;4 500 V/1 200 A IGBT模块的最高工作结温Tj达150℃。

沟槽深度对UMOS功率器件电学性能的影响

采用0．35μm工艺设计制造了新型UMOS功率器件，芯片集成了数千个UMOS沟槽并使之并联，以获得高的击穿电压和大的工作电流．研究发现，沟槽深度对器件的工艺参数及其导通电阻、漏电流、阈值电压、击穿电压等电学性能都有影响，且最终影响量产中的良率．实验表明，在相同的工艺条件下，沟槽深度为1．65μm（试验范围为1．60～1．95μm）时，Ф200mm晶片的良率可达98％以上，器件导通电阻约8．2mΩ，源漏击穿电压稳定在34V以上，正常工作电流可达5A，开启电压和漏电流也稳定在要求范围内．