用Verilog语言设计任意次ASIC分频器

介绍Verilog在数字电路设计中特别是分频器中的应用以及它相对的优越性。基于现在常用的计数器设计思想,具体给出了任意偶数次分频和任意奇数次分频的可重复使用的Verilog代码,通过了EDA软件ModelSim的仿真验证,得到了ASIC的RTL结构图。两段代码给其他数字逻辑电路设计人员提供了现成的设计模版,可以大大减少设计时间。

基于Verilog语言的循环式加法器的设计

加法器几乎在各种电路中都有着广泛的应用,论文提出的循环式加法器在保证较高的工作速度的同时,又能使系统所耗用的资源较少。笔者现已成功地设计了1024位循环式加法器,并应用到RSA密码体系的硬件电路中,得到了较好的效果。

Verilog语言形式化语义研究

在连续离散混合时间模型中考虑 Verilog的语义行为 ,将混合模型中的一个区间作为 Verilog程序一次运行过程的指称 .提出了一种扩展的 ITL来描述这种混合区间 ,从而给出 Verilog的形式语义 .这种语义定义不仅考虑到了各种语言成分的最终执行结果 。

基于Verilog语言的数字交叉连接矩阵设计

通过改进传统数字交叉连接矩阵的单元结构,详细介绍了基于Verilog语言的SDXC矩阵设计的一种新方法。此矩阵可实现2条STM-1输入信号中任意等级支路之间的无阻塞时隙交换。文章着重阐述了交叉连接矩阵实时、自适应交换功能的原理及实现方法,并给出了系统的功能仿真波形图。

使用Verilog语言建立器件模型

本文介绍了使用Verilog语言如何在Cadence设计环境中建立器件仿真模型,主要说明了整个建模的流程和使用Verilog语言作仿真时的一些特点。

用Verilog语言实现蓝牙系统中的加密技术

蓝牙(Bluetooth)技术是一种大家熟知的无线联网技术,是全球电信和电子技术发展的焦点,也是目前无线个域网(WPAN)应用的主流技术。但是蓝牙技术的安全问题目前还具有很多争议。本文用Verilog对蓝牙加密技术中的核心加密电路进行了描述,在经过EDA软件的仿真、综合和验证之后,在FPGA上进行了实现。结果表明,实现后的电路芯片具有较快的运算速度。

基于Verilog语言的UART串口协议实现新方法

提出了一种采用Verilog语言中位拼接语法实现UART串口通信协议的新方法,并通过Altera FPGA对程序进行验证。该方法程序简洁,仅通过一条语句实现了UART发送协议的核心功能,且包含奇偶校验位,其中数据位和停止位位宽任意可调。避免了其他方法中复杂的状态判断过程,降低了程序复杂度,提供了一种简洁清晰的编程思路。UART接收协议同样采用这一思路实现。

基于Verilog语言的自适应数字频率计设计

针对某数字频率计的设计要求,利用"自顶向下"的设计方法,采用Verilog硬件描述语言和原理图描述相结合的方式,对系统进行了设计,并在QuartusⅡ软件环境下对设计项目进行了编译和时序仿真.仿真表明,设计能根据输入信号频率进行量程自适应调整,给出测量结果并进行正确显示.

基于Verilog语言的等精度频率计设计

介绍了等精度测量频率的原理,利用Verilog硬件描述语言设计实现了频率计内部功能模块,对传统的等精度测量方法进行了改进,增加了测量脉冲宽度的功能;采用AT89S51单片机进行数据运算处理,利用液晶显示器对测量的频率、周期、占空比进行实时显示,可读性好。充分发挥FPGA(现场可编程门阵列)的高速数据采集能力和单片机的高效计算与控制能力,使两者有机地结合起来。在QuartusⅡ6.0 EDA(电子设计自动化)开发平台上进行仿真、测试,并最终下载到FPGA芯片内部。系统测量精度高,实时性好,具有很好的应用前景。

用Verilog语言设计医用全自动真空灭菌器的程控器

目的:为了实现用一种较为简便的方法来设计医用全自动真空灭菌器的程控器,运用目前应用较为广泛的Verilog硬件描述语言实现这种程控器的设计。方法:通过编写较为简便的电路描述语言,在Altera公司的EDA软件平台MAX+PLUSⅡ环境下通过编译流程。结果:通过程序运行仿真,能实现全自动真空灭菌器完整的自动控制过程,此程控器完全达到了设计要求。结论:运用Verilog HDL等硬件描述语言进行大规模数字系统的设计,是当前EDA技术发展的趋势,同时是具有广阔前景的集成电路开发工具。

芯片设计方法学的基础——硬件描述语言Verilog——国家标准GB/T18349-2001《集成电路/计算机硬件描述语言Verilog》介绍

全面且系统地介绍硬件描述语言 Verilog标准的基本内容、组成及其修订要点 ;同时介绍了《硬件描述语言Verilog(第 4版 )》.

硬件描述语言Verilog的建模技术

通过对Verilog语言的层次化建模、门级建模、数据流级建模、行为建模、开关级建模等各个抽象层次的研究 ,全面阐述了Verilog的建模方法。对于理解、使用和制订我国的Verilog语言标准会有所帮助。

硬件描述语言VHDL到Verilog的翻译

分析了两种常用硬件描述语言 Verilog和 VHDL的语言特征 ,找出它们之间内在的对应关系 ,并阐述了由 VHDL向 Verilog语言翻译的实现方法。

更简单有效的硬件描述语言——Verilog

最初,Verilog仅是实现数字硬件仿真的一种语言,但在实践中,它成为整个设计阶段从方案分析到具体的物理器件实现的关键。本文详细分析了Verilog语言本身的思想、优势及综合工具利用的问题。

使用Verilog语言的数字VLSI设计

自从Verilog语言由Phil Moorby最初发明之后，该语言和它的使用发展得很快。开始时平均设计的大小是一万个门左右，模拟以验证设计是它的主要用途，但是从那时到现在在设计的尺寸方面已惊人地增长。对于大多数的设计而言，来自RTL的自动逻辑合成已经成为标准的设计流程。这种语言确实已经进化，并且被重新标准化。

数字计算机算术数据通路设计：使用Verilog语言

在VLSI的数据通路中算术显得越来越重要了，这是由于处理器的尺寸需要越来越小，运算速度需要越来越快，功耗需要越来越低。这意味着很多数据通路将会变得更加复杂．无论是在算法上还是在电路上。由于芯片的复杂度上升，了解特定的算术数据通路设计如何实现显得越来越不重要．而人们更加注意什么时候产品才能投放市场。因为当今可以使用很多设计工具来最大限度提高设计效率。然而，这也许会在实现特定数据通路的时候出现问题。

用Verilog硬件描述语言实现Viterbi译码

介绍了Viterbi译码的原理,并用Verilog硬件描述语言设计实现了Viterbi译码.实验表明,用这种硬件实现的Viterbi译码器译码速率高达40M,远比用软件实现Viterbi译码快.

基于Verilog的曼彻斯特Ⅱ型码解码器设计

为研制1553B总线转换卡,给出了一种基于硬件描述的曼彻斯特Ⅱ型码解码器设计方案;该方案先利用Verilog语言描述少量逻辑单元(LE),构成逻辑处理模块,继而搭建出解码器;针对干扰问题,提出了边缘检测法识别同步头并寻找时钟基准和多数判定法解码曼彻斯特Ⅱ型码两种方法,并对不同模块之间同步等问题进行了研究;经过在EDA开发环境中进行时序仿真,结果显示设计满足需求,正确识别了状态/命令同步头,且曼彻斯特Ⅱ型码解码正确无误。

Verilog操作语义研究

提出了一个结构化操作语义模型,用于描述Verilog核心子集的语言特征,此子集包含了事件驱动、基于共享变量的并发特性、时间延迟等Verilog的主要语言成分.在此操作语义模型中,所有的Verilog程序将被统一地认为是开放式系统,所以在此操作语义模型的基础上能够进一步提出Verilog开放进程的观察模型,并提出基于互模拟的观察等价概念来判定进程之间的等价关系.最后证明了所定义的观察等价关系对所有的Verilog构造子而言是一个同余关系,从而为发展相应的进程代数理论提供了一个可靠性基础.

USB3.0头包信息中CRC-16的Verilog实现

文章基于CRC检错原理,根据USB3.0协议规定的要求,通过Verilog实现了一种并行的CRC-16的计算方法,设计模块在Quartus中编译和仿真,给出了电路实现结构图、模块的接口信号、信号的物理意义以及部分程序和仿真波形图,并将实验结果与USB3.0规范中给出的数据帧样本进行了比较。结果证明这种方法能完成USB3.0头包信息中CRC-16的计算,满足数据传输准确性和时序要求,并能用于USB3.0控制器包的产生模块和包的检测模块。