基于Verilog-HDL的UART串行通讯模块设计及仿真

UART协议是数据通信及控制系统中广泛使用的一种全双工串行数据传输协议,在实际工业生产中有时并不使用UART的全部功能,只需将其核心功能集成即可。波特率发生器、接收器和发送器是UART的三个核心功能模块,利用Verilog-HDL语言对这三个功能模块进行描述并加以整合,通过Modelsim仿真,其结果完全符合UART协议的要求。

基于Verilog-HDL的微机并行数据传送

介绍了微机并行打印口的基本构成,从系统结构、逻辑框图、时序图及打印口控制等多个方面,详细阐述了用并行打印口实现并行数据传送基本方案,并且给出了实现该方案的Verilog HDL描述。

用Verilog-HDL设计序列检测器

简要介绍Verilog-HDL设计数字电路基本原理,并用它具体的设计一个序列检测器,且与传统的用J-K触发器所设计的检测器进行了比较,最后在Synplify开发环境进行仿真综合,自动生成了满足给定条件的序列检测器物理电路。

基于Verilog-HDL的轴承振动噪声电压峰值检测

介绍模拟峰值电压的检测方式,叙述基于Verilog-HDL与高速A/D转换器相结合所实现的数字式快速轴承噪声检测方法,给出相关的Verilog-HDL主模块部分。

基于Verilog-HDL描述的多用途步进电机控制芯片的设计

介绍了一种基于 Verilog- HDL描述的多功能步进电机控制芯片的可综合方案 ,该方案可方便地构成两相双极或四相单极步进电机的控制系统。外接元件极少 ,只需给定时钟、转向以及工作模式信号 ,就可使系统工作。该方案采用模块化设计 ,可扩展性好 。

Verilog-HDL讲座 第六讲 用Verilog-HDL做CPLD设计目标板的设计和下载软件的使用

学习了Verilog-HDL的基本概念，并用其仿真环境Modelsim XE对基本逻辑电路进行仿真后，如果希望在硬件上实现所设计的电路功能，就需要有一块目标板。

用Verilog-HDL设计数字逻辑系统

介绍硬件描述语言Verilog-HDL。通过与传统的数字逻辑系统的设计方法进行比较，展现了硬件描述语言Verilog-HDL设计数字逻辑电路的优越性。

基于Verilog-HDL的现代数字系统设计

随着社会的发展,各种电子产品和工业控制的要求越来越高。这必然会推动现代数字系统的设计。进行数字系统的设计有多种方法和多种的设计工具,随着EDA计术的发展,为现代数字系统的设计提供了灵活,快捷的途径。本文通过介绍Verilog_HDL语言和QuartusⅡ工具来对现代数字系统的设计方法和流程进行描述。最后通过设计一个交通灯控制器对现代数字系统的设计进行详细的介绍。

基于Verilog-HDL的逻辑分析卡中双向端口的设计

介绍了自行设计逻辑分析卡的系统构成,给出各个功能模块的逻辑框图。然后,从应用的角度简单介绍了ISSI公司的静态RAM芯片IS61LV256,并阐明了将其作为逻辑分析卡外部RAM的使用方法,设计了该RAM与CPLD的硬件接口。应用Verilog-HDL语言对双向(inout)端口所进行了描述,在此基础上以一个简化了的双向(inout)端口模块为例,设计了对该双向(in-out)端口的仿真方法,并给出了仿真结果。最后给出一种简易的硬件测试方法对双向(inout)端口进行测试,证明了该设计以及对其的仿真的正确性。

基于Verilog-HDL的信号处理板卡中双向端口的设计

选用Xilinx的Virtex-4芯片,美国德州仪器TexasInstruments公司C6000的DSP-TMS320C6713,设计一个高速信号(采集)处理板,介绍了其系统构成,以及各模块的逻辑框图。应用Verilog-HDL语言对双向(inout)端口进行了描述,同时给出仿真初始化双向端口I/O的方法。

基于FPGA的TANGRAM分组密码算法实现

TANGRAM系列分组密码算法是一种采用比特切片方法,适合多种软硬件平台的系列分组密码算法。针对TANGRAM-128/128算法,使用Verilog HDL对该算法进行FPGA实现并提出设计方案。首先,介绍了TANGRAM密码算法的特点和流程,提出了针对TANGRAM密码算法进行44轮加/解密迭代计算的方案,该方案采取有限状态机的方法有效降低了资源消耗;其次,基于国产高云云源平台,完成了基于高云FPGA的算法工程实现,以及功能仿真和数据的正确性验证,同时在QuartusⅡ13.1.0平台上也进行了相关测试,用以比较。测试结果表明,TANGRAM系列分组密码算法基于Altera公司的CycloneⅣE系列EP4CE40F29C6芯片进行工程实现,最大时钟频率为138.64 MHz,加/解密速率为403.30 Mbps;基于高云半导体GW2A-55系列芯片的最大时钟频率为96.537 MHz,加/解密速率为280.80 Mbps。

基于FPGA的HDB4设计与实现

该文通过对HDB3编码后连零数太少、传输效率低的特点,提出一种基于FPGA的HDB4编译码实现方法,并给出用Modelsim的仿真波形,完成硬件电路的设计和测试。HDB4(四阶高密度双极性)码具有无直流分量、连零个数不超过4个、传输效率高、便于提取时钟信号等特点,采用该方法设计的HDB4编码器已应用于相关实验中。

一种具有自校准、自控制功能的I^(2)C接口电路

文章提出一种在开漏模式下通过硬件自检测、自校准实现高性能I^(2)C(inter-integrated circuit)接口的设计,并给出一种I^(2)C接口自控制实现开漏功能的方法。在传统I^(2)C接口电路的基础上,增加了自检测拉低时钟总线并进行自校准的功能,使得在开漏模式下,硬件能够自动检测到时钟总线在上拉过程中的低电平并进行自校准高电平,在改善通信稳定性的基础上实现了性能提升。考虑到不同的应用场合,增加了开漏使能控制电路,为提高IP的可移植性,I^(2)C接口可自控制开漏功能,支持软件配置,灵活地应用于各种通用输入输出(general-purpose input/output,GPIO)模型中。成品开发板电路测试表明,在系统时钟为120 MHz时,该电路在开漏模式下高速通信中的位速率高达5.98 Mbit/s,在推挽模式下超快速通信中的位速率高达30.00 Mbit/s。

兼容多种曼彻斯特码型的通信协议设计及实现

阐述一种兼容多种曼彻斯特码型的单总线通信协议(OWMCP)的设计,它的协议采用“SYNC+ADDR+DATA+ACK”的格式通信,分析计算通信效率结果达到了96.24%,高于相同条件下用于功率电子系统和M-arry碰撞树的曼彻斯特码协议能达到的94.12%和85.22%。使用Verilog HDL设计了接收端和发送端电路,搭建了相应的验证环境模拟通信过程对OWMCP进行了验证。结果表明,此协议DATA段兼容多种曼彻斯特码型,在进行以1 024包数据量为例的通信时能有效识别数据边界和进行可靠的信息传输。