基于VHDL之CPU设计与实践

随着大规模可编程逻辑器件的发展,EDA技术已成为硬件系统电路设计的重要手段。基于EDA技术的计算机组成原理整机实习通常在Quartus II仿真平台上实现。早期均采用Block Diagram的设计方式,虽然设计过程直观,但仿真调试困难,难以完全调试成功。本文研究了基于VHDL的灵活方便的CPU设计过程,该设计由取指、指令译码、指令执行、存储器接口、通用寄存器组和寄存器输出六个组成部分,最后通过调试软件直接观察寄存器的值来验证了设计的准确性。本研究方法对改革该课程的整机实习,发挥学生的主动能动性,提高学生的自主创造能力具有很好的指导意义和实际参考价值。

IC设计中的VHDL语言应用研究

对VHDL语言的优点进行了分析,并探讨了在IC设计开发过程中VHDL语言的应用技巧。

VHDL语言中断言语句及其综合方法研究

国内外学者普遍认为，硬件描述语言VHDL中断言语句是面向模拟的，其不能综合或不要综合，综合系统应忽略或不支持．本文给出了相反的论点：VHDL中断言语句应该综合，其中限制条件的补表达式可作为随意条件用于综合时化简．文中论述了综合断言语句的合理性、必要性和方便性，并给出了综合并行和串行断言语句的方法．

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言 Verilog和 VHDL共有的语言特性 ,研制 SUN SPARC2工作站环境下的翻译系统 .在 SUN SPARC2工作站平台上使用 C++提取出了一组通用的硬件数据结构 ,可以进行代码重用 .在 SUN SPARC2工作站上设计和实现了一个从硬件描述语言 Verilog到 VHDL的翻译器 Vto V.该翻译器能够实现从 Verilog的行为子集到VHDL的转换 .

基于VHDL的正交编码脉冲电路解码计数器设计

针对正交编码脉冲电路脉冲(quadrature encoder pulse,QEP)的解码和计数的问题,给出了QEP解码计数器的解决方案.本方案在复杂可编程逻辑器件(complex programmablelogic device,CPLD)中使用VHDL(VHSIChardware descriptionlanguage)实现语言硬件编程.整个解码计数器设计分为脉冲边沿检测器,计数脉冲和计数方向发生器,上下行计数器三部分,成功的解决了由传感器抖动引起频繁换向时准确计数的问题.该解决方案使用Altera公司的Quartus Ⅱ软件进行设计并进行了仿真分析,最后给出了基于此技术的机床数显表的应用实例来说明此技术的可行性和柔性.

VHDL和ISP逻辑器件在光栅数显装置中的应用

随着在系统可编程技术的发展及日趋成熟，利用可编程逻辑器件（ PLD）进行大规模电路的集成化设计成为可能 .对当今最流行的系统设计技术 VHDL和在系统可编程（ ISP）逻辑器件作一简要介绍，并设计了一种高集成度的光栅数显装置，明显地减少了所用 IC数量和印制版制作的复杂度，显著地提高了系统平均无故障工作时间和系统的可靠性 .

VHDL语言在电子设计自动化中的应用

介绍了VHDL语言及其基本特点和VHDL强大的仿真工具Active VHDL ,并结合例子描述了VHDL语言在数字电路设计仿真调试阶段所起的重要作用 ,仿真通过之后需要进行综合才能完成设计工作。结合使用VHDL的仿真和综合工具进行电子设计自动化设计的实际芯片取得了令人满意的结果。

VHDL数字系统设计实验教学研究

VHDL数字系统设计实验课程已建成立体化教学资源,自主开发了EDA实验平台,建成含课堂视频、实验指导视频、电子教案、网上信息发布、师生互动等的课程网站;还精心设计了实验内容,安排了由浅入深的基本模块电路设计、简单综合设计、接近工程实际的复杂设计3个层次实验;改革实验教学方法,提供全方位的实验教学指导;加强学生实验过程管理,开发并使用了现场电脑打分系统;完善有效的实验考核方案。结果表明:该一系列措施在实验教学体系建设方面取得了较好成绩,使实践课达到了教学直观和知识系统化的目的,学生普遍反映受益匪浅。

维特比译码器的VHDL模块化实现

在维特比译码器的软判决最大似然算法的基础上，提出一种新的基于坐标变换的找点算法，它只需求８点欧氏距，使问题大大简化，同时可获得４ ｄＢ的编码增益．随后串行地实现了加比选模块，并用组合电路结构化实现了移位输出．根据ＣＣＩＴＴＶ．３２ ｂｉｔ／ｓ用硬件描述语言（ＶＨＤＬ）合理地实现了整个译码器，得到了更快的速度和更小的电路规模．

VHDL-C++翻译器设计与实现

VHDL(VHSIC(very high speed integrated circuit) hardware description language)是描述数字系统的硬件描述语言,C++是编写顺序语句程序的高级编程语言.VHDL编译型模拟器需要采用具有顺序特征的C++语句表征具有并发特征的VHDL电路设计.提出了一种面向对象的VHDL-C++翻译方法,充分利用了这两种语言的面向对象的特征,采用C++类来描述VHDL的实体、结构体及进程等元素,并通过一个C++模拟调度核心完成了用顺序语句描述并发电路的工作.通过此方法可将VHDL源描述转化为功能等价的C++代码,并在模拟调度核心的调度下,使用顺序语句模拟出数字系统并发功能,完成编译型模拟器的构造,实现VHDL的高速模拟.用这种翻译方法翻译出来的C++代码具有结构清晰、可扩充性强的特点,与模拟核心形成的编译型模拟器的模拟速度相比,解释型模拟器速度有较大提高.该方法已在模拟系统中得以成功应用.最后给出了部分试验结果,进一步说明了算法的效率和优点.

基于硬件描述语言(VHDL)的数字时钟设计

VHDL作为一种硬件描述语言,可用于数字电路与系统的描述、模拟和自动设计与仿真等,是当今电子设计自动化的核心技术.本文使用VHDL语言设计了一个数字时钟电路,给出了设计该数字系统的流程和方法.本设计方法具有硬件描述能力强,设计方法灵活,便于修改等优点,大大降低了数字系统设计的难度,提高了工作效率.

基于VHDL语言的扩频相关器设计与实现

介绍了扩频相关器在信号处理中对特定码字进行相关处理,完成信号的解扩或解码,恢复出传送的信息。扩频相关器采用数字处理方式,处理信号的形式比较灵活,可以对不同的码型、不同的码长进行相关处理,为位同步的提取带来了极大的方便。设计了包含相关器的整个直扩系统,并进行了仿真,验证了所设计的相关器的正确性。

VHDL设计电路优化探讨

CPL D/ F PGA设计越来越复杂 ,使用硬件描述语言设计可编程逻辑电路已经被广泛采用。在应用 V HDL语言开发的过程中注意综合质量优化也显得日益重要。文中对应用 VH DL 时优化其综合质量给出了几点探讨。

两种硬件描述语言VHDL/Verilog的发展及其应用

首先简要介绍了两种 HDL( Hardware Description L anguage)的发展和内容 ,叙述了 HDL 语言的主要特点 ,然后就 HDL 的设计流程作较详细的讨论 ,附有 HDL的设计举例。

利用VHDL语言实现直接数字频率合成

介绍了DDS技术的组成原理及特点,利用VHDL语言在Altera公司的FLEX10K系列器件上实现了DDS系统,通过MAX+plusII和Matlab演示了仿真结果.

适应调试功能的VHDL模型及模拟算法

本文提出一个适应调试功能的ＶＨＤＬ模型及ＶＨＤＬ模拟算法──ＶＳＩＭ．它与可视化ＶＨＤＬ原理图输入工具ＶＤＥＳ和高级图形调试器ＶＤＢＸ结合在一起，为设计者检查、修改自己的设计提供了极大的便利．该模拟器采用层次式结构行为混合模型，保存ＶＨＤＬ描述的所有信息和结构，以利于实现调试功能．模拟算法采用基于进程的事件驱动算法及层次式模块调用算法，并提供模拟时间、语句行、模块（包括元件、进程和子程序）、信号／变量、条件等各种中断类型并能继续模拟．

VHDL编译器的设计与研究

简要介绍了 VHDL语言的发展 ,详细讨论了 VHDL语言编译器的设计 ;对预处理、词法分析、文法处理、语法分析、语义分析、出错处理 6个模块进行了介绍 ,同时设计了源描述编译的中间数据格式。

基于数据采集的VHDL带通滤波

针对纯硬件实现RC带通滤波具有很大的局限性,而HDL(硬件描述语言)具有高层次的自上而下的设计方法,为系统硬件设计提供了更大的灵活性,具有更高的通用性,能有效地缩短设计周期,减少生产成本[1]。文中简要介绍了一种VHDL实现通带为0.1s-0.4s的时域带通滤波器,该滤波器主要用于预处理数据位流,该数据位流是由同步数据传输延时补偿网络采集到的。为便于利用计算机进行1.5μs在线时序仿真,文中给出了通带为0.1μs-0.4μs的时域等效带通滤波时钟的VHDL设计实例,并利用时序矢量仿真波形初步分析了抖动容限[2],从而证实了该实例的正确与合理性。

VHDL在CCD驱动电路中的应用

CCD技术被广泛用于非接触式测量,具有广阔的发展前景。介绍了CCD的结构和工作原理,对TCD 1206UD型号的CCD的工作时序做了分析。同时,介绍了CCD驱动时序的VHDL源代码。最后列出采用VHDL制作CCD工作时序的方法,基于这种方法把它用于光学三角法的激光测微头。

用VHDL语言进行电路设计及其优化方法

阐述了ＶＨＤＬ语言的构成、特点以及它的优化设计方法，并给出了一个优化设计实例。