基于FPGA/CPLD的占空比为1∶n的n分频器的设计

CPLD和FPGA都是可编程逻辑器件,利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点。Verilog HDL是目前应用最为广泛的硬件描述语言之一,可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合、仿真验证和时序分析。简要介绍了CPLD/FPGA器件的特点和应用范围,并以占空比为1∶5的5分频器的设计为例,介绍了在Max+Plus II开发软件下,利用Verilog HDL硬件描述语言设计数字逻辑电路的过程和方法,最后给出了仿真波形。

基于CPLD/FPGA的半整数分频器的设计

本文以分频比为2.5的半整数分频器的设计为例,介绍了在MAX+plus II开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来实现半整数分频器的过程和方法。

使用VHDL语言设计FPGA的几个常见问题的探讨

详细讨论了在MAX plus II开发平台下使用VHDL硬件描述语言设计现场可编程门阵列(FP-GA)时常见的三个问题:等占空比分频电路、延时任意量的延时电路、双向电路。

基于FPGA的半整数及整数分频器的参数化设计

一种具有通用性的半整数及整数分频电路,应用模块化的思想以及参数化的设计方法,在FPGA实验开发平台上得以实现,通过对具体参数的简单修改就可应用于不同场合,实验仿真以及仪器测试结果均取得了良好的效果。该设计通用性较好,可以应用于各种数字电路系统设计中。

计数器的VHDL设计与实现

介绍了具有使能和清零作用的一位十六进制计数器的组成及其工作原理,论述了基于VHDL语言和FPGA芯片的数字系统的设计思想和实现过程,应用Max+PlusⅡ10.1工具软件和EDA实验箱实现了计数器的功能。通过对设计结果的系统仿真波形分析,验证了计数器设计的正确性。

基于FPGA的全数字FSK调制解调器设计

根据数字信号FSK调制和解调的工作原理,采用层次化、模块化方法设计了一种基于FPGA芯片的FSK调制解调器;用数字键控法实现了调制,用过零检测法实现了全数字解调。同时结合系统功能实现的需要,设计了伪随机序列(m序列)模块。整个设计基于ALTERA公司的QuartusⅡ开发平台,并用Cyclone系列FPGA实现。所设计的调制解调器具有体积小、功耗低、集成度高、软件可移植性强、扰干扰能力强的特点,符合未来通信技术设计的方向。

基于FPGA的小数分频频率合成器设计

文中介绍了一种小数分频频率合成器的设计方案。该方案中的分频部分基于FPGA进行设计与实现,仿真结果表明正确。FPGA在设计方案中的应用使得电路简单且便于二次开发。

任意数值分频器的FPGA实现

本文介绍了一种基于FPGA的多数值分频器的设计,该分频器可以实现占空比及分频系数可调,其分频数值可以是整数、小数和分数。文章给出了使用Altera公司的Cyclone II系列EP2C5Q208C型FPGA芯片中实现后的仿真结果和测试结果,这些结果表明设计的正确性和可行性。分频器采用VHDL语言编程实现,用户可以自行设置分频器功能,这种分频器设计具有很强的实用性和可移值性。

基于FPGA的任意数值分频器的设计

介绍了基于FPGA的任意分频系数的分频器的设计,该分频器能实现分频系数和占空比均可以调节的3类分频:整数分频、小数分频和分数分频。所有分频均通过VHDL语言进行了编译并且给出了仿真图。本设计中的分频器没有竞争冒险,可移植性强,占用的FPGA资源少。本设计在Al-tera公司的CycloneⅡ系列EP2C35型FPGA芯片中完全可实现,结果表明设计是正确和可行的。由于分频器应用非常广泛,故本设计具有很强的实用价值。

基于FPGA的等占空比的整数分频器设计

在复杂逻辑电路设计中,经常会需要多个不同频率的信号,因而系统本身的震荡源就不能满足设计的要求.本文给出了一种可以实现等占空比任意整数的分频方法,并以8分频和9分频为例,介绍了在QUARTUS软件下,利用VHDL硬件描述语言来设计分频器的方法.程序通过仿真和测试,实验结果符合设计要求.

一种新的基于FPGA的小数分频器的参数化设计

介绍了一种改进的基于FPGA小数分频器的分频原理及电路设计,采用了模块化和参数化的设计方法,利用半整数和整数双模代替原有的整数双模来综合实现小数分频器,由该方案设计的小数分频器,在硬件成本几乎没有增加的情况下,抖动、理论同步周期、最大误差性能方面都有所提高,因此可以广泛应用于数字电路的系统设计中。

基于VHDL的数字倍频器设计

介绍了数字倍频电路的工作原理,分析了倍频器产生误差的原因,然后给出用VHDL语言来实现数字倍频器的方法,并用Max+plusⅡ通过仿真进行了验证。

FPGA在速示器中控制功能的实现

速示器是心理学领域中的重要实验仪器之一。速示器呈现刺激信息时间的长短决定了它的使用价值,时间越短其使用价值越高。采用FPGA技术来控制速示器的呈现刺激信息的时间,就可以做到大大缩短刺激信息的呈现时间,从而提高速示器的使用价值。详细介绍了速示器的设计方案和FPGA在速示器中的具体应用,从而进一步阐述了FPGA在速示器中的控制功能的实现。

基于VHDL的半整数分频器的设计

本文介绍了VHDL语言的产生、特点和程序设计的基本语法结构。并以分频比为2.5的半整数分频器的设计为例,介绍了在MAX+plusⅡ开发软件下,利用VHDL硬件描述语言设计数字逻辑电路的过程和方法。

基于FPGA的半整数分频器的设计

简要介绍了FPGA器件的特点和应用范围,并以分频比为7.5的半整数分频器的设计为例,介绍了在MAX+plus Ⅱ开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。

一种基于FPGA的分频器实现

现场可编程门阵列FPGA是近年来迅速发展的可编程ASIC器件,介绍了FPGA的特点和应用范围,并用FPGA设计不同频率和同频率不同相位的分频器,其中FPGA采用VHDL语言编写。

半整数分频器的VHDL设计

介绍了VHDL语言的产生、特点和程序设计的基本语法结构 ,并以分频比为 2 .5的半整数分频器的设计为例 ,介绍了在MAX +plusⅡ 10 .0开发软件下 。

基于VHDL的全数字分数分频器设计

介绍了全数字化的分数分频器的两种设计方法,分析了它们的特点,然后采用VHDL硬件描述语言设计了全数字化的分数分频器,并且给出了设计任意分数分频器的方法。

基于FPGA的天线选通电路设计

本文通过使用VHDL语言对FPGA进行编程实现了某天线选通电路的设计,设计输出了8路打通天线振子的脉冲信号,且打通脉冲信号的有效电平严格依次出现,满足了系统原理对电路功能的要求,并在电路设计过程中利用Quartus II软件对天线选通电路进行了前期的功能仿真。

基于CPLD的分频器设计与实现

提出了基于CPLD实现分频器的功能,使用了VHDL语言进行设计,利用Quartus II软件平台进行仿真实验,并将编写的软件下载到CPLD器件中,进行硬件电路系统测试。结果表明该设计方案是可行的,且具有较强的通用性。