Cycle-Based Algorithm Used to Accelerate VHDL Simulation

Cycle-based algorithm has very high performance for the simulation of synchronous design, but it is confined to synchronous design and it is not asaccurate as event-driven algorithm. In this paper, a revised cycle-based algorithm isproposed and implemented in VHDL simulator. Event-driven simulation engine andcycle-based simulation engine have been imbedded in the same simulation environment and can be used to asynchronous design and synchronous design respectively.Thus the simulation performance is improved without losing the flexibility and accuracy of event-driven algorithm.

面向RTL的VHDL语言模拟系统设计与实现

设计并实现了一种面向寄存器传输级的VHDL语言模拟系统(RTL-based VHDL Simulator,RVS).介绍了RVS系统的处理流程和组成模块.RVS系统定义了面向寄存器传输级的VHDL语言子集,在编译阶段采用了一种基于递归的自顶向下语法分析算法,在模拟阶段采用了一种具有调试功能的基于进程的事件驱动模拟调度算法.RVS系统在Windows平台下用Visual Studio2003进行了实现.实验表明,RVS系统对组合逻辑控制和微程序控制的SAP-CPU设计电路文件进行了正确地编译和模拟.

VHDL逻辑级模拟系统中模拟模块的设计和实现

介绍了VHDL逻辑级模拟系统中模拟模块的设计和实现。模拟模块引入一种改进后的事件驱动模拟算法,该事件驱动模拟算法采用时间列表和信号列表双重检索的组织结构,能够显著减少检索事件的时间,并在计算元件负载和模拟周期推进等方面进行了优化。实验结果表明,模拟系统能正确、高效地对VHDL电路模型进行模拟。

基于时钟周期的VHDL模拟算法

为了提高ＶＨＤＬ模拟器运行速度，使用了一种基于周期算法．这种算法利用同步电路的特点，通过忽略周期内部的定时信息得到很高的模拟性能．其缺点是这种算法只适用于同步描述．在实现ＶＨＤＬ模拟器过程中，设计了基于周期算法模拟核心和事件驱动算法模拟核心，对同步描述和非同步描述分别使用不同的模拟核心模拟，体现了协同模拟概念．经过实验，可知基于周期算法可以比较显著地提高ＶＨＤＬ模拟器速度．

神经元计算芯片的VHDL算法级与RTL级模型的建立及模拟

本文针对神经元计算芯片的指令系统和体系结构，详细讨论了复杂电路的ＶＨＤＬ建模及模拟验证方法，分别给出了该芯片的算法级描述和ＲＴＬ级描述，并用相同的测试台对两级描述进行了模拟，验证了描述的正确性和功能的等价性．不难看出。