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VITAL——设计ASIC模型的VHDL基准 被引量：5
1
作者 边计年 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 1998年第2期161-166,共6页
ＶＩＴＡＬ是ＩＥＥＥ新近制定的一个用ＶＨＤＬ建立ＡＳＩＣ模型库的基准，它为ＡＳＩＣ库的建立、电路设计的描述提供了便利的、格式相对固定的描述方法，并为提高模拟性能提供了依据和基础．本文介绍ＶＩＴＡＬ的基本内容，并介绍用... ＶＩＴＡＬ是ＩＥＥＥ新近制定的一个用ＶＨＤＬ建立ＡＳＩＣ模型库的基准，它为ＡＳＩＣ库的建立、电路设计的描述提供了便利的、格式相对固定的描述方法，并为提高模拟性能提供了依据和基础．本文介绍ＶＩＴＡＬ的基本内容，并介绍用ＶＩＴＡＬ描述电路模型的方法． 展开更多
关键词 VITAL vhdl路 ASIC模型 专用集成电路 设计
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