基于神经网络的单通道冗余VLSI/WSI阵列重构算法

本文提出了一个基于Hopfield网络的单通道冗余VLSI/WSI阵列重构算法 ,根据阵列中缺陷单元的分布情况 ,构造相应的矛盾图模型 ,将阵列的重构问题转化为求矛盾图的独立集且使得独立集的顶点数恰为缺陷单元的个数 ,有效地解决了阵列的重构问题 .实验结果表明 ,与传统的启发式方法相比 ,基于本文所提出的图论模型而采用的神经网络方法是一种简单、快速。

面向通讯同步的多处理器阵列重构

从多处理器阵列中获取所需大小并且同步通讯性能优良的子阵列,是高性能拓扑重构的核心问题之一。基于不同的逻辑列剔除策略提出了3种面向通讯同步的拓扑重构算法:基于分治思想剔除逻辑列的重构算法(SCA_01),该算法能够使被优化的逻辑列相对均匀地分布在物理阵列中;优先剔除长逻辑列的贪心重构算法(SCA_02),该算法能够使被优化的逻辑列的长链接总数最少;基于分治与长链接数的混成重构算法(SCA_03),该算法将某一区域内的最长逻辑列剔除,且尽可能将剩余逻辑列均匀分布在物理阵列中。同时,对逻辑阵列的最大通讯延时给出了下界的求解算法。实验结果表明,3种算法在故障率小于1%、逻辑列的剔除率超过20%时,算法重构出的逻辑阵列的通讯延时特别接近计算出的性能下界。在多数情况下SCA_01优于SCA_02和SCA_03,而后两者的性能相近。在小阵列上且故障率与剔除率较小时,SCA_02具有性能优势,但在大阵列上SCA_03具有优势。在32×32的阵列上,SCA_01构造的阵列产生的通讯延时较SCA_02和SCA_03产生的延时平均减少25%,并且运行速度也提升了19.4%。

可重构阵列的同步性能优化算法

可重构多处理器阵列上的容错技术可用来重构含有故障单元的处理器阵列,以便获得最大可用的目标阵列。现有的研究成果主要侧重于重构算法的构造,还没有涉及对重构后目标阵列的同步通讯性能的研究。提出了一种改善目标阵列同步通讯性能的电路优化算法,用来降低目标阵列行与行之间通讯的延时,使得相邻两行处理器的通讯尽可能达到同步。实验结果表明,提出的算法对不同大小、不同故障率的阵列都有相应的同步通讯性能的改善。

最短路径段优先扩展的容错重构算法

当今超大规模集成电路(VLSI)技术把大量的处理器单元(PEs)集成在单一芯片上.随着VLSI阵列密度的增加,系统运行期间PEs发生故障的概率也在增加.这些发生故障的PEs会破坏已有的网络通讯结构,为了保证系统的稳定性和可靠性,获得无故障逻辑阵列的重构技术成为有意义的研究课题.提出一个最短路径段优先扩展的逻辑列重构算法,该算法优先扩展最有可能生成最优逻辑列的路径段,即总是选择当前长连接数最少的路径段进行扩展,从而确保生成的逻辑列为最优逻辑列.由于最优逻辑列上的路径段往往可以被率先扩展到终点,因此算法能够更加快速地构造出最优逻辑列,并不需要计算相关区域所有PEs的路径信息,从而克服了现有的动态规划算法需要计算所有无故障PEs的弱点.实验结果表明在故障率为10%的128×128的主阵列上,其运行时间可以提高35.3%.

基于矩的无乘法离散傅立叶变换

提出了一种无乘法实现离散傅立叶变换(DFT)的新算法:通过模运算和泰勒展开,把DFT的计算转化为离散矩和常系数乘积的形式;然后,通过在二进制系统中进行比特运算和移位运算,把浮点乘积转化为定点的整数加法。离散矩可由全加法实现,因此新算法只涉及整数加法和移位运算。此外,为该算法设计出脉动阵列VLSI结构,并和现有结构进行了对比分析。分析结果表明新结构不涉及乘法运算,节约了硬件资源,加快了运算速度。该方法也可以推广到其他离散变换的计算。

互连矩阵最小完全集的一种应用

本文提出了互连矩阵的最小完全集的概念，揭示出平面ＶＬＳＩ脉动阵列的各种连接方式的内在联系，并将这一概念运用于脉动阵列的设计过程，使求解空间超平面的计算复杂性大大降低，从而提高了以数据相关──超平面法自动设计ＶＬＳＩ系统的可行性。