基于Verilog HDL语言的调频备份发射机控制系统设计与实现

随着调频广播事业的发展,发射台的发射频率日益增多,为了降低运维成本并减少各频点备份发射机的数量,本文介绍了一种基于Verilog HDL语言设计的调频发射机备机控制系统。该系统能够控制宽带调频发射机的频率切换、音频源选择以及开关机操作,从而实现单台发射机备份多个频点的功能。这一方案不仅简化了设备配置,还提高了系统的灵活性和可靠性。

基于Verilog HDL的有限状态机设计与描述

有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM。介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊。最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果。

基于VerilogHDL的分频器的优化设计

基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性.

Verilog HDL语言的AES密码算法FPGA优化实现

AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。

基于Verilog HDL的SPWM全数字算法的FPGA实现

在详细阐述正弦脉宽调制算法的基础上,结合DDS技术,以Actel FPGA作为控制核心,通过自然采样法比较1个三角载波和3个相位差为1200的正弦波,利用Verilog HDL语言实现死区时间可调的SPWM全数字算法,并在Fushion StartKit开发板上实现SPWM全数字算法。通过逻辑分析仪和数字存储示波器得到了验证,为该技术进一步应用和推广提供了一个良好的开放平台。

基于Verilog HDL的1553B总线监视器设计

1553B总线具有可靠性高、抗干扰能力强、扩充灵活等特点,因此得到了广泛的应用;总线监视器是1553B总线系统中三类设备中的一种,用于记录和分析总线上的消息及设备状态,为系统分析提供数据源;介绍了一种基于Verilog HDL硬件描述语言的1553B总线监视器的实现方案,其中解码器部分完成串并转换、解码功能,控制部分采用字监视的工作方式,监听和记录总线上传输的每一个字,并生成相应的描述符;测试平台上的试验结果显示,BC发送命令字082AH要求RT1接收10个数据字1-AH,监视器正确监视到命令字082AH及数据字1-AH,并生成了正确的命令字描述符FFA9H和数据字描述符A3H,经验证所设计的总线监视器能够完成预期的功能。

基于RAM结构的CAM的VerilogHDL设计

该文介绍了以FPGA芯片中RAM结构为核心,使用VerilogHDL设计CAM的方案。该CAM的数据深度和宽度易于扩展,匹配查找速度快。

基于Verilog HDL的DDS设计与仿真

详细阐述利用QuartusⅡ实现DDS(直接数字频率合成器)模块的方法和步骤。首先分析DDS的设计原理,并对其进行系统建模,利用Verilog HDL实现设计并在开发环境下进行功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,其可以很方便地实现复杂的调频、调相和调幅功能。利用该方法实现的DDS模块具有更广泛的实际意义和更良好的实用性。

基于Verilog HDL语言的CAN总线控制器设计及验证

在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真,最后使用FPGA芯片对设计的CAN总线控制器验证,并连接了一个包含该FPGA CAN总线控制器的4节点CAN总线网络。测试结果表明所设计的CAN总线控制器能够完成设定的功能。

Verilog HDL与SystemC的语法等效性

针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的.

基于Verilog HDL设计的多功能数字钟

本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过AlteraQuartusⅡ4.1和ModelSimSE6.0完成综合、仿真。此程序通过下载到FPGA芯片后,可应用于实际的数字钟显示中。

PCI总线目标接口状态机的Verilog HDL实现

随着计算机技术的发展,PCI总线以其高性能、突发传输和即插即用的优点获得广泛应用,成为事实上的计算机标准总线。介绍了采用独热(one-hot)编码方式、用VerilogHDL语言实现了PCI目标接口的核心控制部分——目标接口状态机,给出了详细的状态转移图和仿真结果图,并进行了分析。同时结合其它支持模块,灵活地配置到CPLD中实现了PCI目标接口,较好地完成了PCI目标接口的数据传输控制功能。

基于Verilog HDL数字电位器ADN2850的串口控制

数字电位器由于可调精度高,更稳定,定位更准确,操作更方便,数据可长期保存和随时刷新等优点,在某些场合具有模拟电位器不可比拟的优势。论述对数字电位器ADN2850的一种方便的控制方法,通过计算机上的串口直接对ADN2850进行写入和控制。该方法简洁、高效,明显提高了调试效率。给出用Verilog HDL实现该方法的关键程序,该程序已经通过前仿真和板级调试,达到了预期的效果。

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言 Verilog和 VHDL共有的语言特性 ,研制 SUN SPARC2工作站环境下的翻译系统 .在 SUN SPARC2工作站平台上使用 C++提取出了一组通用的硬件数据结构 ,可以进行代码重用 .在 SUN SPARC2工作站上设计和实现了一个从硬件描述语言 Verilog到 VHDL的翻译器 Vto V.该翻译器能够实现从 Verilog的行为子集到VHDL的转换 .

基于VerilogHDL的流水线的设计方法及应用

采用流水线式方法设计通讯系统,可提高系统的工作速度。通过实例给出了流水线式设计方法的应用方法,验证了该方法是可行的。

USB2.0设备控制器IP核的Verilog HDL设计

介绍了一种设计USB 2 0设备控制器IP核的方法 .着重分析了UTMI接口、协议层、存储器接口、仲裁器及控制和状态寄存器等几个结构模块及其设计 .使用上述方法在XilinxISE软件平台上 ,实现了USB 2

两种硬件描述语言VHDL/Verilog的发展及其应用

首先简要介绍了两种 HDL( Hardware Description L anguage)的发展和内容 ,叙述了 HDL 语言的主要特点 ,然后就 HDL 的设计流程作较详细的讨论 ,附有 HDL的设计举例。

基于Verilog-HDL的UART串行通讯模块设计及仿真

UART协议是数据通信及控制系统中广泛使用的一种全双工串行数据传输协议,在实际工业生产中有时并不使用UART的全部功能,只需将其核心功能集成即可。波特率发生器、接收器和发送器是UART的三个核心功能模块,利用Verilog-HDL语言对这三个功能模块进行描述并加以整合,通过Modelsim仿真,其结果完全符合UART协议的要求。

实现VHDL与Verilog HDL混合编程的一种方法

介绍了一种在MaxplusⅡ下实现VerilogHDL语言和VHDL语言混合编程的方法,并进行了比较.以CRC电路为例进行了介绍.在混合编程的指导思想下,可以实现VerilogHDL和VHDL编写的模块.