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基于Verilog HDL的并口总线设计与仿真
1
作者
李高峰
《河南科技》
2018年第2期27-29,共3页
本文介绍了FPGA/CPLD作为外设挂接在MCU并口总线上的工作原理,使用Verilog HDL进行了模块化设计,并进行了仿真验证,还指出了使用双向端口(inout)和三态门(tri)应注意的问题,以期为相关学者提供参考。
关键词
verilog
hdl
并口总线
三态门
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职称材料
题名
基于Verilog HDL的并口总线设计与仿真
1
作者
李高峰
机构
青岛艾诺智能仪器有限公司
出处
《河南科技》
2018年第2期27-29,共3页
文摘
本文介绍了FPGA/CPLD作为外设挂接在MCU并口总线上的工作原理,使用Verilog HDL进行了模块化设计,并进行了仿真验证,还指出了使用双向端口(inout)和三态门(tri)应注意的问题,以期为相关学者提供参考。
关键词
verilog
hdl
并口总线
三态门
Keywords
verilog hdl；parallel bus；tri
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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基于Verilog HDL的并口总线设计与仿真
李高峰
《河南科技》
2018
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