Design hardware calculator in PWM peripherals of nios Ⅱ with verilog HDL

The Plus Width Module (PWM) in microprocessors is commonly used in motor control field. If the ordinary PWM peripherals output PWM waveform, the software must calculate the period and duty cycle number based on the microprocessor’s system clock cycle first, and then write them into the registers. As all known, the microprocessor without hardware calculator consume very long time in multiplication and division. In order to reduce the CPU’s running time, a calculation hardware unit was designed to calculate the waveform parameters. The software only need to write the period (Hz units) to the period register and the duty cycle (% units)to its register. This hardware unit was designed with Verilog HDL and running in the Nios Ⅱ system successfully.

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言 Verilog和 VHDL共有的语言特性 ,研制 SUN SPARC2工作站环境下的翻译系统 .在 SUN SPARC2工作站平台上使用 C++提取出了一组通用的硬件数据结构 ,可以进行代码重用 .在 SUN SPARC2工作站上设计和实现了一个从硬件描述语言 Verilog到 VHDL的翻译器 Vto V.该翻译器能够实现从 Verilog的行为子集到VHDL的转换 .

Verilog HDL与SystemC的语法等效性

针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的.

基于Verilog HDL设计的多功能数字钟

本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过AlteraQuartusⅡ4.1和ModelSimSE6.0完成综合、仿真。此程序通过下载到FPGA芯片后,可应用于实际的数字钟显示中。

两种硬件描述语言VHDL/Verilog的发展及其应用

首先简要介绍了两种 HDL( Hardware Description L anguage)的发展和内容 ,叙述了 HDL 语言的主要特点 ,然后就 HDL 的设计流程作较详细的讨论 ,附有 HDL的设计举例。

用Verilog HDL进行FPGA设计的一些基本方法

随着FPGA技术和自动设计工具的进步,数字电子系统设计的方法正在发生变化。越来越多的工程师开始使用硬件描述语言和高级综合工具进行设计。VerilogHDL作为一种流行的硬件描述语言,在数字系统设计特别是FPGA设计中有着广泛的应用。本文主要介绍了用VerilogHDL进行FPGA设计和优化的一些实用方法,最后还介绍了IP核复用技术在FPGA设计中的应用。

用Verilog HDL进行FPGA设计的原则与方法

Verilog HDL是目前较流行的一种硬件描述语言,在FPGA设计中有着广泛的应用。本文首先介绍了Verilog HDL语言的特点以及用其进行FPGA硬件开发的原则,然后在熟悉FPGA的硬件结构原理的基础上,遵循FPGA设计流程,以分频器和状态机为例,分别讨论了组合逻辑电路和时序逻辑电路各自的特点及其设计输入方法;最后结合FPGA的硬件特点,分析了将用Verilog HDL语言设计的电路的进行综合与设计优化并最终实现为硬件电路的方法。

Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法 .由于Verilog HDL( Verilog Hardware Description L anguage)本身的特点 ,许多面向仿真的语句虽符合语法规则却是不能综合的 ,这在设计中必须加以避免 .同时讨论了如何写出 Verilog HDL可综合风格的 RTL( Register Transfer Level)

C程序的Verilog HDL实现

随着电子信息技术的不断发展,电子系统模块化的设计思想已经深入人心。因此,加强软件和硬件模块设计经验的相互借鉴意义重大。针对这种情况,借助于有限状态机理论,提出了一种将C程序转化成Verilog HDL描述的具体方法。同时,详细介绍了有限状态机理论,分析了在利用有限状态机进行设计时应该遵循的准则,并给出了一个具体的转化实例和最终的仿真结果。从仿真结果可以看出此方法是可行的。

基于Verilog HDL的简易数字频率计设计

利用"自顶向下"的设计方法,采用Verilog HDL硬件描述语言和原理图描述相结合的方式,设计了简易数字频率计系统,并在QuartusⅡ软件环境下对设计项目进行了编译和时序仿真。仿真结果表明,该设计能根据输入信号频率进行量程自转换调整。给出了测量结果并在实验板上4位七段数码管上进行正确显示.

基于Verilog HDL出租车计费系统的研制

以上海地区的出租车计费器为例,利用VerilogHDL语言设计了出租车计费器,使其具有时间显示、计费以及模拟出租车启动、停止、复位等功能,并设置了动态扫描电路显示车费和对应时间,显示了硬件描述语言Verilog-HDL设计数字逻辑电路的优越性。源程序经MAX+PLUS 软件调试、优化,下载到EPF10K10TC144-3芯片中,可应用于实际的出租车收费系统。

基于Verilog HDL自动售货机系统设计

Verilog硬件描述语言用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模,并通过仿真软件完成硬件电路的调试,使得硬件开发周期和成本降低.介绍了Verilog HDL的特点和应用,并以自动售货机的设计为例,详细地说明了它的设计过程,并给出了代码,通过时序仿真波形证明设计的正确性.

用Verilog HDL开发生物芯片的探讨

为了降低生物芯片的制作成本,使其能批量生产,可采用一种优秀的硬件描述语言Ver ilogHDL进行开发 用VerilogHDL开发生物芯片,根据自身的设计思路形式化抽象表示电路的结构和行为能提高电路设计效率、缩短芯片制作周期、降低芯片的制作成本,并为大规模批量生产提供有利的条件。

基于Verilog HDL的约束MPC的FPGA硬件实现

为提高模型预测控制(Model Predictive Control,MPC)的在线计算性能,拓展其在快速动态系统中的实际应用,给出了一种基于Verilog硬件描述语言(Hardware Description Language,HDL)的MPC控制器的FPGA(Field Programmable Gate Array,FPGA)硬件实现方法,并采用基于惩罚函数的粒子群优化算法(Particle Swarm Optimization,PSO)用于在线求解MPC的约束优化问题。首先,通过Verilog HDL编写实现矩阵运算模块、PSO求解模块,充分利用PSO的并行搜索能力和FPGA的并行计算结构提高MPC的在线计算性能,最后进行模块综合实现基于FPGA的约束MPC控制器。以电子节气门为被控对象进行控制器的实时验证,结果表明设计的MPC-FPGA控制器能够很好地满足电子节气门的快速跟踪要求,并验证了控制器的有效性和实时性。

基于Verilog HDL的流水线模型机的设计与实现

为了提高模型机指令执行的并行性,使用Verilog HDL并采取top-down设计方法,利用确定的有限状态自动机(DFA)理论,设计并实现了一台具有指令级并行性的流水线模型机的方案.阐述了该流水线模型机的DFA设计算法与Verilog HDL的实现方法,并给出了相应的仿真测试.测试结果证明,该模型机能并行处理4条指令,并具有预取指令和旁路功能.

基于Verilog HDL语言的硬件乘法器设计

探讨主要的硬件数字乘法器设计算法。使用Verilog HDL硬件语言设计出一种高效实用的硬件乘法器。

用Verilog HDL语言实现并串、串并接口的转换

在微型计算机系统中,CPU与外部的基本通信方式有两种,一种是并行通信即数据的各位同时传送,其优点是传输速度较快,但数据有多少位就需要多少条传送线;而串行通信中数据一位一位顺序传送,能节省传送线.用Verilog HDL语言实现了串并、并串通信接口之间的转换.

Verilog HDL代码描述对状态机综合的研究

Verilog HDL语言在芯片设计中应用广泛,而有限状态机的设计是数字系统设计的关键部分。本文介绍了有限状态机的设计,探讨了Verilog HDL代码描述会对状态机的综合结果产生的影响,最后通过一个序列检测器的设计进行实例说明。

基于Verilog HDL的IIC总线IP核设计

设计片上系统时往往需要各种数据接口,为了解决片上系统间的数据传输的实际需求,设计了一种更为简捷的IIC总线接口,并利用Verilog HDL语言进行了IIC总线IP核的设计,使得所设计的IIC总线接口具有良好的移植性,实现了不同速率模式下的数据传输,可以方便地应用到片上系统、各类集成电路数据接口等设计中。

用Verilog-HDL设计数字逻辑系统

介绍硬件描述语言Verilog-HDL。通过与传统的数字逻辑系统的设计方法进行比较，展现了硬件描述语言Verilog-HDL设计数字逻辑电路的优越性。