基于FPGA的八位RISC CPU的设计

从CPU的总体结构到局部功能的实现采用了自顶向下的设计方法和模块化的设计思想,利用Xilinx公司的SpartanII系列FPGA,设计实现了八位CPU软核。在FPGA内部不仅实现了CPU必需的算术逻辑器、寄存器堆、指令缓冲、跳转计数、指令集,而且针对FPGA内部的结构特点对设计进行了地址和数据的优化。

基于FPGA的单周期CPU设计与实现

选择XINLINX公司的FPGA芯片,采用ISE9.1i开发工具,介绍了单周期CPU编译程序与仿真功能。

基于FPGA的开放式教学CPU的设计与测试系统

设计并实现了一个CPU设计与测试实验装置,适合于计算机原理和系统结构课程的综合实验。该实验装置采用EDA工具在FPGA上实现了CPU设计,应用M CU和上位机软件对所设计的CPU进行了监控和调试,保证了CPU在实验系统上能够运行起来。

Verilog HDL语言的AES密码算法FPGA优化实现

AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。

基于Verilog HDL的SPWM全数字算法的FPGA实现

在详细阐述正弦脉宽调制算法的基础上,结合DDS技术,以Actel FPGA作为控制核心,通过自然采样法比较1个三角载波和3个相位差为1200的正弦波,利用Verilog HDL语言实现死区时间可调的SPWM全数字算法,并在Fushion StartKit开发板上实现SPWM全数字算法。通过逻辑分析仪和数字存储示波器得到了验证,为该技术进一步应用和推广提供了一个良好的开放平台。

一种基于FPGA的CPU设计

基于现场可编程(FPGA)技术和硬件描述语言VHDL的设计和综合,通过自顶向下的设计方法和模块化设计思想,在QuartusⅡ环境下能定制、仿真、下载验证和实现CPU功能。通过VHDL语言定制了运算器ALU模块和调用宏模块定制了RAM模块,介绍了基于FPGA的CPU设计方法,并通过初始化程序进行验证,实现了基于FPGA的CPU功能,表明基于FPGA技术在设计CPU核和大规模集成电路设计方面可根据实际情况定制,具有灵活性、可靠性和可扩展性。

uC/OS-Ⅱ内核在基于FPGA的CPU上的移植

介绍了基于FPGA（field programmable gate arry）的CPU MiniArm的指令系统、体系结构以及具体实现方法,讨论了将uC/OS-Ⅱ内核移植到MiniArm平台的关键技术,并详细描述了移植的具体实现过程,介绍了移植测试的方法并分析了测试结果,最后总结了移植操作系统到基于FPGA的CPU上的一般方法。

基于Verilog的FPGA整数分频器设计及仿真

简单介绍了主要的时钟分频方法,提出了FPGA内部PLL分频的局限性,给出了基于Verilog HDL的整数分频方法。编写了Verilog HDL程序,实现了基于FPGA硬件平台的占空比为50%的任意整数分频。结合Quartus开发平台和Modelsim仿真软件验证表明,该分频方法简单、实用。采用该方法,替换N值可实现任意整数等占空比的分频。

基于FPGA的RISC CPU设计

基于FPGA的RISC CPU系统,以RISC CPU为核心,FPGA为目标芯片,RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系,以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求。其Cache系统含标志寄存器、数据寄存器和状态机。当CPU读取Cache的数据时,先将物理地址的最高位与标志存储器中对应地址标签比较。判断是否将数据总线直接传送给CPU。

用Verilog HDL进行FPGA设计的一些基本方法

随着FPGA技术和自动设计工具的进步,数字电子系统设计的方法正在发生变化。越来越多的工程师开始使用硬件描述语言和高级综合工具进行设计。VerilogHDL作为一种流行的硬件描述语言,在数字系统设计特别是FPGA设计中有着广泛的应用。本文主要介绍了用VerilogHDL进行FPGA设计和优化的一些实用方法,最后还介绍了IP核复用技术在FPGA设计中的应用。

基于FPGA的嵌入式CPU的VHDL建模和设计

目前,基于FPGA的嵌入式CPU核的设计已成为SOC设计的重要部分.提出一种嵌入式CPU核的VHDL行为建模方法,与传统的基于电路结构建模的CPU核的设计方法不同,新的VHDL建摸方法是基于指令对数据流流通控制行为的描述.使用这种方法可以快速建创建兼容已有指令集的CPU核的VHDL模型,易于修改,提高设计效率.同时介绍了兼容8051单片机指令的CPU的VHDL设计例子,并给出使用ISE7.1工具在Xilinx的Sparten 3器件上进行综合实现CPU核设计的结果和使用Modesim6.0工具进行指令操作仿真的结果.仿真的结果显示该建模方法是可行的,设计的CPU核可以运行在125 MHz时钟工作频率,指令执行速度超过40 MIPS.

基于Verilog HDL语言的FPGA设计

采用VerilogHDL语言在Altera公司的FPGA芯片上实现了RISC_CPU的关键部件状态控制器的设计,以及在与其它各种数字逻辑设计方法的比较下,显示出使用VerilogHDL语言的优越性.

基于FPGA的精简指令CPU的实现

介绍基于FPGA的自定义精简指令CPU的设计方法和过程,给出Verilog描述的代码和仿真结果。

FPGA架构的8位CISC CPU设计

FPGA/CPLD芯片的发展,使电子系统的设计迈进了SOPC时代。设计面向应用的专用CPU核,对于降低成本和拥有独立知识产权意义重大。本文详细介绍了一种利用硬件描述语言VHDL和EDA技术构建8位CISCCPU的设计原理与实现过程。在控制器的设计中采用了一种基于微程序控制器的方法,以实现指令的相关操作。

USB2.0控制器CY7C68013与FPGA接口的Verilog HDL实现

USB(通用串行总线)控制器CY7C68013因其数据传输速率快和多样的接口方式为ATA、FPGA(现场可编程门阵列)和DSP(数字信号处理器)等提供了简单和无缝连接接口而得到广泛使用,介绍了此控制器与FPGA接口的控制和HDL(硬件描述语言)实现方法。利用CY7C68013控制器的Slave FIFO从机方式,用Verilog HDL在FPGA中产生相应的控制信号,实现对数据的快速读写。试验结果表明此方案传输速度快、数据准确,可扩展到其他需要通过USB进行快速数据传输的系统中。

FPGA与CPU高速接口的实现

针对测量仪器中超大规模FPGA内部的控制参数和测量参数的急增,以及测量的实时性要求,解决FPGA与CPU间数据的高速高效传递问题。利用FPGA内部双口RAM(DPRAM)进行中转的控制参数和测量参数汇总电路的间接存取方法,克服了FPGA与CPU间高速接口由于延时难以控制而牺牲传输效率的直接存取方法,为FPGA与CPU间高速数据交换提供了一个很好的解决方案。非常适合FPGA内部控制参数和测量参数多的设计。

一种基于Verilog的FPGA分频设计

给出了一种基于FPGA的分频电路的设计方法.根据FPGA器件的特点和应用范围,提出了基于Verilog的分频方法.该方法对于在FPGA硬件平台上设计常用的任意偶数分频、奇数分频、半整数分频和任意整数带小数分频提供了一种思路.在QuartusII软件上的仿真结果表明,本文给出的分频方法简单实用,效果良好.

基于FPGA技术的CPU模型机的设计与实现

主要介绍了在EDA多功能实验台上,利用FPGA技术实现一个典型的微程序控制器。利用可编程逻辑器件(PLD),借助计算机组成原理的相关知识,在现有的实验平台上构筑一个简单的CPU模型机。这是对CPU的一些基础理论知识的应用实现,也是对现场可编程技术(FPGA和CPLD)的应用。

FPGA在硬件设计CPU中的应用

本文从技术和发展的需要,说明在硬件系统设计方案中进行CPU实践设计的必要性,并引入在线编程技术,以及FPGA在CPU设计中的应用。

用Verilog HDL实现基于FPGA的通用分频器的设计

在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。