基于Verilog的LDPC编译码设计

LDPC(low density parity check code)码是目前最优秀的码字之一,其接近香农传输极限的性能使其成为第四代通信系统(4G)强有力的竞争者。论文通过Verilog实现LDPC编译码算法从而提高运算效率,选用了"π旋转矩阵构造法"进行编码,"皇后算法"较好的避免了H矩阵中小环的出现。译码采用"UMP BP-Based(最小和或最大积)算法",其中的对数运算将小数控制在了-100到100之间,对于运算过程中的大量小数均采用Q8(定点数)格式表示,范围-128≤X≤127.996 093 75,精度0.003 906 25,从而避免了浮点数运算,因此可以完全采用Verilog语言描述LDPC译码算法。程序中没有使用任何公司的IP核,适用于所有FPGA,可移植性好。

基于FPGA的FESH分组密码算法高速实现

FESH分组密码算法为2019年全国密码算法竞赛中进入第二轮评选的密码算法。文章对该算法的FESH-128-128型进行Verilog HDL高速实现,在有限状态机的基础上对顶层模块采用流水线设计方法进行优化,通过寄存器存储中间数据,提高运行效率。实验结果表明,在软件Quartus Ⅱ 15.0上使用5CEFA7F31C6芯片进行综合设计,采用流水线设计方法进行优化后,算法最高运行速率达到296.74 MHz,相较于有限状态机实现提高了98.28%;吞吐率达到37.98 Gbps,相较于有限状态机实现提升了约33倍。

基于JESD204B协议的发送端电路设计

在深入分析JESD204B协议内容的基础上,通过数据组合和数据映射2个模块实现传输层,通过同步、对齐字符插入模块和编码3个模块实现数据链路层。采用Verilog HDL基于4路并行处理设计了符合协议要求的发送端电路RTL模型,设计的模型能够支持9种链路配置,每种配置均支持N′=16和N′=8。UVM验证系统验证结果表明设计的模型能够实现和接收端的链路同步,且接收端解帧结果和发送端原始数据完全一致。基于某65 nm工艺库的综合结果表明,设计的电路单个通道最高工作频率为1.25 GHz,能够满足协议支持的最高速度。