基于Verilog HDL的有限状态机设计与描述

有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM。介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊。最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果。

芯片设计方法学的基础——硬件描述语言Verilog——国家标准GB/T18349-2001《集成电路/计算机硬件描述语言Verilog》介绍

全面且系统地介绍硬件描述语言 Verilog标准的基本内容、组成及其修订要点 ;同时介绍了《硬件描述语言Verilog(第 4版 )》.

用Verilog硬件描述语言实现Viterbi译码

介绍了Viterbi译码的原理,并用Verilog硬件描述语言设计实现了Viterbi译码.实验表明,用这种硬件实现的Viterbi译码器译码速率高达40M,远比用软件实现Viterbi译码快.

基于Matlab的并行循环冗余校验Verilog代码自动生成方法

在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低编程难度和缩短编程时间,设计了一种借助Matlab对任意长度数据帧自动编写并行CRC程序语句的方法。该计算方法基于矩阵法数学原理,借助Matlab完成所有数学推导计算过程,然后直接输出符合Verilog HDL语法规则的并行CRC校验程序语句。通过在QuartusⅡ9.0中仿真,进一步在民用拖曳声呐阵列系统上进行数据传输实验,验证了Matlab自动编程方法的有效性:校验程序的自动编写输出能在几十秒内完成,同时生成的并行CRC校验程序能在满足数据传输速度要求的情况下正确地计算出系统中传输协议定义的长数据帧的校验码。

基于RAM结构的CAM的VerilogHDL设计

该文介绍了以FPGA芯片中RAM结构为核心,使用VerilogHDL设计CAM的方案。该CAM的数据深度和宽度易于扩展,匹配查找速度快。

Verilog RTL模型

VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 .

基于Verilog语言的自适应数字频率计设计

针对某数字频率计的设计要求,利用"自顶向下"的设计方法,采用Verilog硬件描述语言和原理图描述相结合的方式,对系统进行了设计,并在QuartusⅡ软件环境下对设计项目进行了编译和时序仿真.仿真表明,设计能根据输入信号频率进行量程自适应调整,给出测量结果并进行正确显示.

System Verilog简介

美国电气和电子工程师协会(IEEE)最近(2005年11月9日)批准了Syst emVeri l og硬件描述语言的新标准。新标准是为了适应日益复杂的系统芯片(SoC)设计在原Veri l og-2001的基础上扩展的。按新标准开发的EDA工具必将大幅度地提高SoC的设计和验证效率。本文对新标准的扩展做了简要的介绍,希望引起国内IC设计界对这种功能强大语言的重视。

用Verilog HDL开发生物芯片的探讨

为了降低生物芯片的制作成本,使其能批量生产,可采用一种优秀的硬件描述语言Ver ilogHDL进行开发 用VerilogHDL开发生物芯片,根据自身的设计思路形式化抽象表示电路的结构和行为能提高电路设计效率、缩短芯片制作周期、降低芯片的制作成本,并为大规模批量生产提供有利的条件。

基于Verilog煤炭型静电除尘电源调压控制的研究

针对于传统煤炭型静电除尘器电源系统反应效率低、设计周期长、安全性差等缺点,设计了一套基于Verilog静电除尘电源调压系统。该工作电源系统使用LC组件、硅整流桥组和升压变压器以达到除尘器的工作电压。反馈系统采用电子设计自动化技术,用硬件描述语言完成对反馈系统的设计,并在仿真平台上完成控制芯片现场调试,当电压大于临界电压时,通过改变L-C器件的数目使其持续稳流。经试验测定,该控制系统能够精准地反馈出除尘器电压信号的变化情况,反馈响应更快、精度更高、监控性能更好,同时抗干扰能力优于其它控制系统。

基于Verilog语言的等精度频率计设计

介绍了等精度测量频率的原理,利用Verilog硬件描述语言设计实现了频率计内部功能模块,对传统的等精度测量方法进行了改进,增加了测量脉冲宽度的功能;采用AT89S51单片机进行数据运算处理,利用液晶显示器对测量的频率、周期、占空比进行实时显示,可读性好。充分发挥FPGA(现场可编程门阵列)的高速数据采集能力和单片机的高效计算与控制能力,使两者有机地结合起来。在QuartusⅡ6.0 EDA(电子设计自动化)开发平台上进行仿真、测试,并最终下载到FPGA芯片内部。系统测量精度高,实时性好,具有很好的应用前景。

单片机与FPGA逻辑接口的Verilog实现

提出了一种FPGA与MCS51单片机接口的逻辑实现方法,并给出了Verilog硬件描述语言的源程序。本设计在实际电路中得到验证,其性能是可靠的。

UML到Verilog同态映射在SOC系统级建模上的应用

SOC设计变得日益复杂要求我们在更高层次抽象上分析和验证系统行为。更精细的系统级建模方法变得日趋重要。文章主要目标是阐述怎样使用统一建模语言UML来构建一个复杂SOC设计框架及抽象其各个模块间行为的交互,建立了一个UML到Verilog的同态映射,提出了一个基于同态映射的从UML模型子集自动导出相应可综合Verilog描述的算法,为UML模型对于建模硬件系统提供了形式化的语义,从而能够验证并综合UML模型,加快了SOC设计流程。

Verilog到Java翻译器VtoJ的设计与实现

提出了一种将硬件描述语言Verilog转换到Java代码的设计方法,给出一组从Verilog到Java的转换规则。通过设计一个VtoJ翻译器完成自动转换功能,实现软硬件系统的协同仿真。

由C＋＋到Verilog实现数字逻辑设计的方法

通过介绍C++语言配合VerilogHDL来进行数字逻辑设计的模式,提出了一种由C++到Verilog来实现逻辑设计的崭新方法此方法从系统设计(虚拟机)入手,用C++来搭建所需要的系统模型,再由Verilog与C++的一致性转化,将软件设计精确地转化到硬件级上,使得逻辑设计向上可进行软硬件的联合仿真,向下能够实现物理级延伸通过该方法可有效地避免SOC设计中从系统到物理实现在转化过程中产生的逻辑不一致在简叙C++的语言特性后,将Verilog与C++进行了对比分析,给出了两种语言之间进行转化设计的实现方式结合数字信号处理器的设计,对此方法进行了设计应用,最终通过比对C++与Verilog两者的仿真数据文件。

基于Verilog HDL的功率开关器件控制信号死区时间设置

针对高开关频率下多开关管控制信号逆变电路,利用传统模拟电路产生含统一死区时间的控制信号难度大、存在电路安全隐患等问题,提出由单个现场可编程门阵列(FPGA)芯片产生各路含有死区时间的控制信号.首先分析了死区时间效应对输出电压的影响,指出采用传统PWM控制芯片引起死区时间不统一的问题;然后提出了基于Verilog HDL的死区时间设置方法,并给出解决此类问题的通用方法;最后在Modelsim环境下搭建仿真实验平台,实验结果验证了本文所提出方法的可行性.

基于同态映射的从UML导出可综合Verilog算法

UML 建模因其可显著提高开发效率和代码质量已经成为软件开发领域的一大热点,而硬件设计的日益复杂性也要求我们在更高层次抽象上分析和验证系统行为,故更精细的系统级建模方法变得日趋重要。本文构建了UML 元模型与可综合 Verilog 间的同态映射,定义了一个从 UML 模型子集导出可综合 Verilog 描述的算法,为 UML模型对于建模硬件系统提供了形式化的语义,从而使运用 UML 进行硬件系统级建模和系统级上验证系统性能和功能正确性成为可能。

一种高效的Verilog预处理工具的实现

使用Perl语言,采用面向对象的编程(OOP)方法,讨论了一种Verilog预处理工具的设计.这种设计,使该预处理工具能支持多进程预处理,允许同时处理多个文件,从而提高了预处理的效率.本设计由多个函数构成,并且采用Package形式对预处理工具进行封装,外界环境通过调用Package里面的函数进行预处理,以及间接访问Package的内部数据结构.实验结果表明,该预处理工具能完全实现Verilog预处理的功能,与非OOP设计的预处理工具比较,OOP方法明显提高了预处理工具的效率.

用Verilog语言设计医用全自动真空灭菌器的程控器

目的:为了实现用一种较为简便的方法来设计医用全自动真空灭菌器的程控器,运用目前应用较为广泛的Verilog硬件描述语言实现这种程控器的设计。方法:通过编写较为简便的电路描述语言,在Altera公司的EDA软件平台MAX+PLUSⅡ环境下通过编译流程。结果:通过程序运行仿真,能实现全自动真空灭菌器完整的自动控制过程,此程控器完全达到了设计要求。结论:运用Verilog HDL等硬件描述语言进行大规模数字系统的设计,是当前EDA技术发展的趋势,同时是具有广阔前景的集成电路开发工具。