芯片设计方法学的基础——硬件描述语言Verilog——国家标准GB/T18349-2001《集成电路/计算机硬件描述语言Verilog》介绍

全面且系统地介绍硬件描述语言 Verilog标准的基本内容、组成及其修订要点 ;同时介绍了《硬件描述语言Verilog(第 4版 )》.

基于PXIe硬件的数据采集系统设计与开发

PXIe硬件数据设备采用PCI Express总线技术,具有较好的性能。同时,通过模块化的组合,使得采集系统具有可扩展性。因此,该文采用C#语言,基于PXIe硬件,设计和开发一套数据采集系统。该数据采集系统具有采集通道配置、实时数据采集和历史数据回放3种主要功能。试验结果表明该系统可以方便和高效地采集机械设备运转过程中的相关数据。

用Verilog硬件描述语言设计数字计时器

介绍了一种利用Verilog硬件描述语言设计数字计时器的方案 ,具有成本低、设计简单、容易扩展的特点 .

触发器的VHDL语言设计

利用硬件描述语言完成电路的设计,已经成为数字系统设计的重要方法。本文利用VHDL语言,实现具有同步置位、复位的D触发器设计,并利用MAX plusII对其进行仿真。根据软件的输出波形,分别完成了D触发器不同功能的验证。

一种基于硬件描述语言(Verilog HDL)设计的频率切换器

本文通过设计频率切换器介绍了一种比较新型的集成电路设计方法。

基于硬件描述语言(VHDL)的数字时钟设计

VHDL作为一种硬件描述语言,可用于数字电路与系统的描述、模拟和自动设计与仿真等,是当今电子设计自动化的核心技术.本文使用VHDL语言设计了一个数字时钟电路,给出了设计该数字系统的流程和方法.本设计方法具有硬件描述能力强,设计方法灵活,便于修改等优点,大大降低了数字系统设计的难度,提高了工作效率.

System C:一种软/硬件协同设计语言

集成电路制造技术的迅速发展，已经可以把一个完整的电子系统集成到一个芯片上，即所谓的系统芯片（SOC：System on Chip）。在系统芯片中一般包含有嵌入式微处理器（或信号处理器），总线，存储器，输入/输出口，专用集成电路（ASCC）等硬件，还包含有控制微处理器（或信号处理器）工作的软件。传统的设计方法是将硬件和软件分开来设计的，在硬件设计完成并生产出样片后才能调试软件。本文在介绍了传统设计方法后，指出了这种设计方法存在的缺陷，介绍了目前国外在硬/软件协同设计方面正在进行的各种研究工作。本文最后着重介绍了一种软/硬件协同设计语言System C，利用System C可望解决系统芯片设计中软/硬件协同设计的问题。

两种硬件描述语言VHDL/Verilog的发展及其应用

首先简要介绍了两种 HDL( Hardware Description L anguage)的发展和内容 ,叙述了 HDL 语言的主要特点 ,然后就 HDL 的设计流程作较详细的讨论 ,附有 HDL的设计举例。

电子设计自动化中的硬件描述语言

通过一个设计例子介绍了VHDL语言的应用,说明了实现电子电路的电子设计自动化(EDA)过程。

基于硬件原型的C语言课程教学案例设计

以程控电路的原型设计为背景,展开C语言课程教学模式的研究和探讨,旨在通过硬件的仿真平台,演绎和推理C语言的编程实例和教学设计;以单片机的仿真模型为例,解析C语言仿真教学的具体内容和运行过程,指出应用硬件平台进行语言类课程教学的优势和困难。

硬件描述语言Verilog的建模技术

通过对Verilog语言的层次化建模、门级建模、数据流级建模、行为建模、开关级建模等各个抽象层次的研究 ,全面阐述了Verilog的建模方法。对于理解、使用和制订我国的Verilog语言标准会有所帮助。

集成电路/计算机硬件描述语言标准Verilog的标准化工作

1前言Ｖｅｒｉｌｏｇ是一种硬件描述语言,从诞生起就与生产实际紧密结合在一起,具有结构清晰、文法简明、功能强大、高速模拟和多库支持等优点,并获得许多工具的支持,深受用户的喜爱。Ｖｅｒｉｌｏｇ实际上是ＩＣ行业标准,特别是在1995年12月被ＩＥＥＥ接纳为正式标准后,...

用Verilog硬件描述语言实现Viterbi译码

介绍了Viterbi译码的原理,并用Verilog硬件描述语言设计实现了Viterbi译码.实验表明,用这种硬件实现的Viterbi译码器译码速率高达40M,远比用软件实现Viterbi译码快.

基于Verilog语言的自适应数字频率计设计

针对某数字频率计的设计要求,利用"自顶向下"的设计方法,采用Verilog硬件描述语言和原理图描述相结合的方式,对系统进行了设计,并在QuartusⅡ软件环境下对设计项目进行了编译和时序仿真.仿真表明,设计能根据输入信号频率进行量程自适应调整,给出测量结果并进行正确显示.

基于Verilog语言的循环式加法器的设计

加法器几乎在各种电路中都有着广泛的应用,论文提出的循环式加法器在保证较高的工作速度的同时,又能使系统所耗用的资源较少。笔者现已成功地设计了1024位循环式加法器,并应用到RSA密码体系的硬件电路中,得到了较好的效果。

高级程序设计语言和硬件描述语言VHDL的数据类型比较

本文主要对高级程序设计语言和硬件描述语言VHDL的数据类型进行比较分析,总结规律,探讨两种语言数据类型之间的特点。

硬件描述语言与数字逻辑电路设计

硬件描述语言作为硬件设计者与ＥＤＡ工具之间的界面，用于数字电路与系统的描述、模拟和自动设计。介绍了以硬件描述语言和逻辑综合为基础的自顶向下的设计方法，以及作为ＩＥＥＥ标准的硬件描述语言ＶＨＤＬ。

Verilog HDL语言在FPGA/CPLD系统设计中的几个原则

根据 FPGA/ CPL D硬件结构的特点 ,从系统设计的实际出发 ,提出了利用 Verilog HDL 进行 FPGA/CPL D设计的一些描述风格的基本原则 ,这些原则中 ,有些是传统电路设计中不存在的 ,但是对设计的性能具有直接的影响 .这些原则也可以用于指导用原理图进行设计 .

USB IP Core的Verilog HDL语言设计方法

通用串行总线(USB)作为一种崭新的微机总线接口规范,具有即插即用、扩展方便等优点,已成为计算机必备的一个接口。采用VerilogHDL语言设计USBIPCore,分析时序设计要点。实现对主机发送的标准设备请求,返回设备描述符、传送数据等操作,并在MaxplusⅡ环境下进行了波形仿真和时序分析。时序仿真满足设计要求。

硬件描述语言ABEL-HDL及其逻辑设计

介绍了硬件描述语言 ABEL-HDL的特点、构成及描述 。