基于VPR的FPGA布局算法时延改进

基于模拟退火的现场可编程门阵列(FPGA)布局算法在计算关键度时存在一定的偏差。为此,提出一种FPGA布局时延改进算法。利用不同的模拟退火温度和交换接收率,以及前后2次布局的时延代价差,对FPGA布局的时延代价进行补偿。通过增加时延补偿模块来调整布局的代价函数,达到重新寻找布局过程中被遗弃的较优解的目的。实验结果表明,在MCNC基准电路上使用改进算法,布局的时延代价和线网代价分别比改进前的算法减少19.2%和0.5%。此外,电路的关键路径时延也得到了不同程度的改善,使得布局质量在各个方面都明显优于优化前的通用布局布线算法。

VPR的FPGA结构描述文件的解析研究

作为描述FPGA硬件资源的结构描述文件,不仅是VPR布局布线工具的重要组成元素,而且是FPGA硬软件工程师相互沟通的桥梁。阐述了VPR布局布线的工作流程,对VPR的FPGA结构描述文件进行解析,以正确地表示FPGA芯片内部的通道、开关、逻辑资源、布线资源等结构信息。进而,以可配置逻辑块CLB和Virtex-6的Slice结构为例,分别给出了相应的FPGA结构描述文件,重点讨论了<pb_type>逻辑单元块和<interconnect>内部连接的XML代码。FPGA结构描述文件正确地被描述和解析,有助于开展FPGA结构在内存物理中的存储和转换等后续研究工作。

可编程逻辑阵列分段递进优化布局算法研究

为了提高FPGA（Field Programmable Gate Array）的布通率并优化电路的连线长度,在模拟退火算法的基础上,该文提出一种新的FPGA布局算法。该算法在不同的温度区间采用不同的评价函数,高温阶段采用半周长法进行快速优化布局,低温阶段在评价函数中加入变量因子并进行适度的回火处理,以此来优化布局。实验表明,该算法提高了布通率,优化了连线长度,与最具代表性的VPR（Versatile Place and Route）布局算法相比布线通道宽度提高了近6%,电路总的连线长度降低了4-23%。

一种FPGA抗辐射布线算法设计

随着集成密度的增大以及工作电压的降低,基于SRAM的FPGA芯片更加容易受到单粒子翻转的影响。提出了一种基于通用布局布线工具VPR的抗辐射布线算法,通过改变相关布线资源节点的成本函数,来减少因单粒子翻转引起的桥接错误,并与VPR比较下板测试结果。实验结果表明,该布线算法可以使芯片的容错性能提升20%左右,并且不需要增加额外的硬件资源或引入电路冗余。

双输出FPGA基本逻辑单元结构的布局布线影响研究

FPGA基本逻辑单元结构对其性能有着巨大的影响.采用实验的方法,基于三种不同的FPGA内基本逻辑单元(BLE)结构,分别对一系列的基准电路进行装箱和布局布线,研究了不同BLE结构对FPGA布局布线性能的影响.研究揭示了不同BLE结构对布局质量,布局、布线延时和面积有较大的影响,BLE_C结构在布局、布线延时和面积上有较好的优化效果.实验结果对FPGA的结构设计以及相应EDA工具的设计具有参考意义.