功率VDMOSFET单粒子效应研究

阐述了空间辐射环境下n沟功率VDMOSFET发生单粒子栅穿(SEGR)和单粒子烧毁(SEB)的物理机理。研究了多层缓冲局部屏蔽抗单粒子辐射的功率VDMOSFET新结构及相应硅栅制作新工艺。通过对所研制的漏源击穿电压分别为65V和112V两种n沟功率VDMOS-FET器件样品进行锎源252Cf单粒子模拟辐射实验,研究了新技术VDMOSFET的单粒子辐射敏感性。实验结果表明,两种器件样品在锎源单粒子模拟辐射实验中的漏源安全电压分别达到61V和110V,验证了新结构和新工艺在提高功率VDMOSFET抗单粒子效应方面的有效性。

VDMOSFET结构设计

本文论述了具有垂直沟道、多单元结构的高电压、大电流功率MOS场效应晶体管(VDMOSFET)的设计理论及方法.并从四个方面阐述了其结构特点,提供了具体设计参数及部分二维数值分析结果.

屏蔽栅结构射频功率VDMOSFET研制

在台栅垂直双扩散金属-氧化物-半导体场效应晶体管(VDMOSFET)的结构基础上,利用常规硅工艺技术,研制出了一种具有屏蔽栅结构的射频功率VDMOSFET器件,在多晶硅栅电极与漏极漂移区之间的氧化层中间加入了多晶硅屏蔽层,大幅度降低了器件的栅漏电容Cgd。研制出的屏蔽栅结构VDMOSFET器件的总栅宽为6 cm、漏源击穿电压为57 V、漏极电流为4.3 A、阈值电压为3.0 V、跨导为1.2 S,与结构尺寸相同、直流参数相近的台栅结构VDMOSFET器件相比,屏蔽栅结构VDMOSFET器件的栅漏电容降低了72%以上,器件在175 MHz、12 V的工作条件下,连续波输出功率为8.4 W、漏极效率为70%、功率增益为10 dB。

700V VDMOS终端结构优化设计

基于垂直双扩散金属氧化物(VDMOS)场效应晶体管终端场限环(FLR)与场板(FP)理论,在场限环上依次添加金属场板与多晶硅场板,并通过软件仿真对其进行参数优化,最终实现了一款700 V VDMOS终端结构的优化设计。对比场限环终端结构,金属场板与多晶硅复合场板的终端结构,能够更加有效地降低表面电场峰值,增强环间耐压能力,从而减少场限环个数并增大终端击穿电压。终端有效长度仅为145μm,击穿电压能够达到855.0 V,表面电场最大值为2.0×105V/cm,且分布比较均匀,终端稳定性和可靠性高。此外,没有增加额外掩膜和其他工艺步骤,工艺兼容性好,易于实现。

功率VDMOS器件抗SEGR的仿真研究

针对功率垂直双扩散金属氧化物半导体场效应晶体管(VDMOS)器件单粒子辐射在空间辐射环境下的要求,从重粒子对VDMOS器件的辐射机理及作用过程出发,通过对200 V抗辐射VDMOS器件进行大量仿真研究发现,器件的元胞间距对VDMOS的抗单粒子栅穿(SEGR)能力有很大的影响,由分析结果可以看出,当元胞间距减小为1 jxm时对于栅氧层表面电场的改善最为明显,但是导通压降会明显提高。为了在提高抗SEGR能力的同时,使器件的导通压降值适当,在两个元胞之间加入了结型场效应晶体管(JFET)电荷泄放区结构,在保证器件的基本特性的同时,抗SEGR能力也得到明显改善。