数字锁相位同步提取的VHDL实现

本文设计了一种在数字通信系统中的数字锁相位同步提取方案,详细介绍了本设计的位同步提取原理及其各个组成功能模块的VHDL语言实现,并在QuartusII开发平台上仿真验证通过。本设计采用VHDL语言编程且在FPGA芯片上实现,具有可移植性好、体积小、低功耗、可靠性高、方便维护和升级等优点,增强了系统的可靠性和稳定性。经验证该位同步提取设计方案能够快速的提取位同步时钟,稳定性好。

儿茶中表儿茶素提取工艺研究

目的优选儿茶中有效成分表儿茶素的提取工艺。方法以甲醇为流动相A,以0.04mol/L柠檬酸溶液-N,N-二甲基甲酰胺(45∶8)为流动相B,在phenomenex C18柱(4.6mm×250mm,5μm)上进行等度洗脱,容积比为15∶85。柱温:35℃;流速:1.0mL/min;检测波长:280nm;进样量20μL。以干膏得率和表儿茶素提取率为考察指标,考察提取溶剂、提取温度、提取次数和提取时间等因素,采用正交试验优选最佳提取工艺。结果优选工艺为药材加10倍量甲基叔丁基醚,70℃回流提取2次,每次1.0h。结论优选所得的工艺稳定可行,可作为儿茶中表儿茶素的提取工艺。