基于加法树压缩和乘数编码优化的乘法器设计

定点乘法器是现代信号处理常用的运算单元之一,其整体性能直接决定了系统的竞争力。为了乘法器的计算效率,设计了一种新型高能效有符号数乘法器,使用基4-Booth编码,减少了一半的部分积;另外使用直接求相反数的方法代替传统的取反加一求相反数的方法,使得部分积阵列比特数减少且形状规整,易于压缩。提出的3-2压缩器和半加器相混合的新型树型压缩结构硬件资源开销优化明显,对比现有的乘法器异或门数量下降了14%,二选一选择器数量下降了31%,总面积减少了50%,计算效率大大提高。

一种高效16位有符号数乘法器设计

为了进一步优化乘法器的性能,提高乘法运算单元的运算速率,本文基于Radix 4 Booth算法和Wallace树压缩结构提出了一种改进的16位有符号数乘法器。其特点包括优化Radix 4 Booth编码方式,有效减小部分积选择电路的面积;改进部分积计算过程,通过优化取反加1的方法直接生成被乘数的相反数,同时采用经典的符号位补偿算法使得部分积阵列变得规整易压缩;提出一种新型42压缩器,采用单个全加器处理压缩器的中间进位,针对每行部分积不同的数据特征,细化处理了Wallace树压缩结构,提高了部分积的压缩效率。基于SMIC 180 nm标准单元库进行了综合与验证,结果表明本文所设计的乘法器关键路径延时为3.94 ns,面积为16246μm^(2),相比于现有的乘法器,本文乘法器的运算速率和综合性能都得到显著提升。

基于XMG的乘法器电路等价性验证算法

组合电路等价性验证是数字集成电路设计自动化(EDA)中的重要部分,随着算术电路在现代计算机系统中的占比逐渐增大,传统的等价性验证算法在验证多比特算术电路,尤其是乘法器电路时面临挑战.对此,提出一种基于XOR-Majority Graph(XMG)逻辑表示的组合电路等价性验证算法.首先将2个待验证电路构建成的联接(Miter)电路进行XMG逻辑重写;然后在等价性一致的前提下对XMG的节点个数和逻辑深度进行逻辑重写优化;最后调用布尔可满足性(SAT)求解器和仿真器进行验证,得到最终等价性验证结果.实验结果表明,与ABC,Lingeling等工具相比,所提算法在验证时间上实现了平均489倍、最高1472倍的加速.

一种高效能可重构1024位大数乘法器的设计

在SM9加密等算法中经常使用大数乘法,为了解决大数乘法中关键电路延迟过高、能耗过大的问题,设计了一种基于流水线的可重构1024位乘法器。使用64位乘法单元和128位先行进位加法单元,分20个周期流水产生最终结果,缓解了传统乘法器中加法部分的延时,实现电路复用,有效减小能耗。在SMIC 0.18μm工艺库下,关键电路延迟2.5 ns,电路面积7.03 mm^(2),能耗576 mW。

基于电压调控自旋轨道矩器件多数决定逻辑门的存内华莱士树乘法器设计

在使用新型非易失性存储阵列进行存内计算的研究中,存内乘法器的延迟往往随着位宽的增加呈指数增长,严重影响计算性能。该文设计一种电压调控自旋轨道矩磁随机存储器(VGSOT-MRAM)单元交叉阵列,并提出一种存内华莱士树乘法器的电路设计方法。所提串联存储单元结构通过电阻求和的方式,有效解决磁存储器单元阻值较低的问题;其次提出基于电压调控自旋轨道矩磁存储器单元交叉阵列的存内计算架构,利用在“读”操作期间实现的5输入多数决定逻辑门,进一步降低华莱士树乘法器的逻辑深度。与现有乘法器设计方法相比,所提方法延迟开销从O(n^(2))降低为O(log_(2)n),在大位宽时延迟更低。

一种低输入要求的高精度随机计算乘法器

针对传统随机计算乘法输出精度受输入比特流之间相关性影响的问题,提出一种对相关性不敏感的高精度乘法器。首先,通过编码权重的转换和输入的组合,建立了乘法计算模型;其次,针对随机计算乘法电路的缩放输出问题,设计了非缩放优化电路并提高了计算精度;最后,分别使用多种分布比特流作为输入,验证了乘法器对比特流的适应情况。通过引入比特翻转并进行高斯滤波实验,验证了乘法器的有效性和容错性。仿真结果表明:与传统随机计算乘法器相比,该乘法器提高了54.8%的精度,节省了47.49%的面积;与二进制乘法器相比,节省了82.50%的面积。

基于指针操作的乘法器验证程序优化

乘法器电路验证是算术电路验证领域内的一个重大难题。Gröbner基方法是其中目前最为有效的验证方法之一。基于此方法开发的Amulet程序通过减少中间变量数量提高了验证效率,但是对于大型乘法器,验证速度慢的问题仍存在。本文对Amulet的关键算法进行了进一步优化,通过指针操作对函数进行重写,缩短了验证的时间,并根据实验数据体现了其在大型乘法器验证中的应用优势,为形式化验证技术的未来研究提供了参考。The verification of multiplier circuits is a significant challenge in the field of arithmetic circuit verification. The Gröbner basis method is currently one of the most effective verification methods available. The Amulet program, developed based on this method, improves verification efficiency by reducing the number of intermediate variables. However, for large multipliers, the verification speed remains an issue. This paper further optimizes the key algorithms of Amulet, by rewriting functions through pointer operations, reduces verification time. Experimental results demonstrate its advantages in the verification of large multipliers. It provides a reference for future research in formal verification techniques.

一种采用单运算跨阻放大器实现的模拟乘法器

针对广泛应用于核电子技术领域的模拟乘法器进行了研究,提出了一种采用单运算跨阻放大器实现的模拟乘法器。首先基于运算跨阻放大器的基本结构和输入输出关系,提出了基于单OTRA的基本乘法器电路。然后,为了消除OTRA的有限跨阻增益对乘法器的影响,提出了在直流偏置下叠加小信号的实现方案和基于MOS的乘法器结构,以实现对高频应用的补偿。还讨论了其作为平方器和振幅调制器的应用。最后通过PSPICE仿真验证了提出的理论设计,表明仿真结果与理论设计吻合得很好。

基于近似Booth4编码的新型低功耗乘法器

随着物联网应用的不断智能化和高集成化,对新型高速及低功耗运算单元的需求日益迫切,因此终端设备需要不断降低功耗和提升运算速率。针对运算单元功耗高的问题,在保证精准度的前提下,对Booth4编码进行近似优化处理,并结合符号补偿技术和乘法系数优化的方法,提升传统Booth4乘法器的运算速率,降低乘法器的功耗。与传统Booth4乘法器相比,该新型Booth4乘法器的功耗和延时分别降低了16.9%和22.9%。为了验证新型Booth4乘法器的实用性,利用其对图像Lena和Gameraman进行图像滤波处理,结果显示图像质量参数为优。

一种基于布斯算法的容错乘法器设计

数字电路算法的容错设计是通过降低电路运算精度达到低功耗、高速率和低延时目的。本文基于布斯乘法器编码算法对乘法器电路进行了容错设计,提出了一种容错的高速低功耗乘法器,并对其容错性能进行了分析;还给出了在45nm特征尺寸、室温和常态仿真条件下功耗、面积和延时的仿真结果,证实了本文提出的容错乘法器在硬件表现上有很大的改进。最后,在图像处理中使用本文提出的容错乘法器模型进行仿真实验,结果证实了本设计具有广泛的应用前景。

基于三相模拟乘法器的交流充电桩测试线设计与实验验证

对电动汽车充电桩进行计量法制管理,加强其计量监管,能够保证充电桩电能量值的准确可靠,维护电能贸易结算的公平和公正。文章设计并验证了一种基于三相模拟乘法器的交流充电桩测试线,旨在提高电动汽车充电桩的计量准确性和监管效率。实验结果表明,该测试线具有准确度高、使用简单、价格低廉等特点,可随时自查充电桩的有功电能误差,确保充电桩运营公司的计量计费的公平公正,为电动汽车行业的健康发展提供重要支持。

基于有符号数乘法器优化设计的自适应陷波器FPGA实现

自适应滤波器因其具有能跟踪未知信号特性并自动调整到最佳的滤波效果而被广泛应用于诸多领域,如噪声消除、智能天线阵、音视频处理等。针对自适应滤波器实时性和运算速度等要求,FPGA成为自适应滤波器硬件实现的主流平台之一。由于系统愈加复杂,FPGA的片上资源也显得弥足珍贵。对于FPGA自适应滤波器而言,资源的大量消耗主要来自于乘法运算量,因此在设计中达到相同的滤波效果时降低乘法资源的消耗是关键。该研究基于EP4CE15F17C8的FPGA平台,采用模块化和并行式的设计思路,基于符号LMS算法自行设计了有符号数阵列乘法器,在有限硬件资源的条件下实现同等滤波效果的自适应陷波器设计。试验结果表明:以滤除工频干扰为例,硬件平台能有效恢复目标信号,与目前流行的自适应陷波器对比,所需乘法器资源减少7%。

基于Multisim的模拟乘法器应用电路仿真实验

模拟乘法器能够实现两个模拟信号相乘的非线性器件,在运算和处理电路中有广泛的应用。模拟乘法器不仅可以实现乘法运算,还可以和运算放大器结合实现除法运算和平方根运算,以及进行一元二次方程的求解。采用Multisim软件对模拟乘法器的应用电路进行仿真,简单直观,非常形象,有助于提高学生对《电路与电子》课程的学习兴趣,有利于提高课程的教学质量。

一种基于忆阻状态逻辑的乘法器电路设计

近年来,随着人工智能、机器学习等技术的突破,对于算力尤其是乘法运算的要求越来越高,传统的Von Neumann架构由于“存储墙”遇到瓶颈,存内运算被认为是打破传统Von Neumann架构瓶颈的有效方法。由于能在忆阻器阵列中大规模实现并行运算,输入和输出都由忆阻阻值表示的忆阻状态逻辑成为实现存算一体化的重要方法。在前人对于忆阻状态逻辑研究的基础上,基于华莱士树算法,提出了一种在忆阻器阵列中实现的四位乘法器电路设计。相较于目前最先进的MlutPIM方法,所提出的乘法器在单个3-2压缩器上降低了30%的面积,乘法器整体在面积和延迟上均有较大提升。

一种新型忆阻乘法器

在众多存算一体化技术中,忆阻因为其纳米级尺寸和非易失性受到了广泛的关注,而忆阻状态逻辑由于其输入、输出均由忆阻阻值表示的特性被认为是真正实现存算一体化的忆阻数字逻辑。基于前人忆阻状态逻辑的研究,提出了新型的单循环广播操作方法和反向进位保存加法移位(ICSAS)乘法器,通过在传统的进位保存加法移位乘法器中插入反向输入和输出的进位保存加法器优化延迟和忆阻数量消耗。基于VTEAM模型使用LTspice进行仿真验证,仿真结果证明,与存内乘法器(MultPIM)相比,提出的ICSAS乘法器在忆阻数量和所用循环数上均有较大提升,对比N bit乘法器,可将消耗循环数从O(Nlog_(2)N)降低至O(N),消耗忆阻数量从14N-7减少至10N-4。

一种高能效基4-Booth编码并行乘法器设计

常用的卷积神经网络中存在数十亿次乘法运算,神经网络中乘法的大量能耗成为硬件实现神经网络的能效瓶颈之一。为了降低乘法器的能耗,提出了一种高能效基4-Booth编码并行乘法器。通过改进部分积生成模块,消除了传统方法中的补偿位,使得乘法器延时减小且能耗降低。后仿真结果显示,所提出的乘法器比现有乘法器面积减小了5.2%,延时减小了6.3%,能耗降低了10.8%。

基于部分积概率分析的高精度低功耗近似浮点乘法器设计

浮点乘法器是高动态范围(HDR)图像处理、无线通信等系统中的关键运算单元,其相比于定点乘法器动态范围更广,但复杂度更高。近似计算作为一种新兴范式,在受限的精度损失范围内,可大幅降低硬件资源和功耗开销。该文提出一种16 bit半精度近似浮点乘法器(App-Fp-Mul),针对浮点乘法器中的尾数乘法模块,根据其部分积阵列中出现1的概率,提出一种对输入顺序不敏感的近似4-2压缩器及低位或门压缩方法,在精度损失较小的条件下有效降低了浮点乘法器资源及功耗。相较于精确设计,所提近似浮点乘法器在归一化平均错误距离(NMED)为0.0014时,面积及功耗延时积方面分别降低20%及58%;相较于现有近似设计,在近似位宽相同时具有更高的精度及更小的功耗延时积。最后将该文所提近似浮点乘法器应用于高动态范围图像处理,相比现有主流方案,峰值信噪比和结构相似性分别达到83.16 dB和99.9989%,取得了显著的提升。

基于新型4-1压缩器的低功耗近似乘法器

随着云计算、物联网和人工智能等技术的快速发展,终端设备在硬件资源和能耗上面临巨大挑战。为了降低运算单元的功耗,文章提出了两种基于新型4-1压缩器的低功耗近似乘法器。通过分析4-1压缩器的误差,设计了误差补偿单元并应用在乘法器中,降低了近似乘法器的精度损失。仿真结果显示,与精确乘法器相比,提出的两种8位无符号数近似乘法器在延时上分别降低了5.67%和18.23%,在面积上分别降低了6.54%和20.36%,在功耗上分别降低了15.83%和30.94%。最后,在图像锐化实验中,提出的设计表现优秀,验证了其在可容错应用中的有效性。

一种基于静态分段补偿的近似乘法器设计

提出了一种基于静态分段补偿方法的近似乘法器。通过基于静态分段方法的Booth编码方法生成部分积阵列,并对生成的部分积阵列进行误差补偿优化以及近似压缩,以实现硬件性能和精度的折中。仿真结果显示,相比于综合工具生成的全精度乘法器,本设计在保持了较高精度水平的前提下,面积和功耗优化的比例达到了36.96%和35.95%。在图片边缘检测应用中,设计的峰值信噪比和结构相似性指标分别为26.10和98%,可见本设计在降低硬件资源消耗的同时,应用效果接近全精度乘法器。

基于互补电阻开关的忆阻乘法器设计

现有的忆阻算术逻辑多采用单个忆阻器作为存储单元,在忆阻交叉阵列中易受到漏电流以及设计逻辑电路时逻辑综合复杂度高的影响,导致当前乘法器设计中串行化加法操作的延时和面积开销增加。互补电阻开关具有可重构逻辑电路的运算速度和抑制忆阻交叉阵列中漏电流的性能,是实现忆阻算术逻辑的关键器件。提出一种弱进位依赖的忆阻乘法器。为提升忆阻器的逻辑性能,基于互补电阻开关电路结构,设计两种加法器的优化方案,简化操作步骤。在此基础上,通过改进传统的乘法实现方式,并对进位数据进行拆解,降低运算过程中进位数据之间的依赖性,实现并行化的加法运算。将设计的乘法器映射到混合CMOS/crossbar结构中,乘法计算性能得到大幅提高。在Spice仿真环境下验证所提乘法器的可行性。仿真实验结果表明,与现有的乘法器相比,所提乘法器的延时开销从O(n2)降低为线性级别,同时面积开销降低约70%。