行为级模型功能比对验证的自动方法学

在混合信号芯片设计领域,Verilog/Systemverilog/VHDL等行为级模型被广泛应用于描述模拟和混合信号模块的电路特性,用以帮助实现更快速全面的全芯片功能验证。为了保证正确、有效和全面的全芯片功能验证,电路模块的行为级模型和晶体管级设计之间的功能比对验证(Behaviorvs.Schematic,BVS)非常关键。在此之前,利用现有的EDA工具,只能进行逻辑状态的BVS矢量检查,而不能进行实数类型的矢量检查。为了更好地描述模拟和混合信号模块的行为特性,采用了Wreal模型和SV-UDT(Systemverilog-UserDefinedType),因此对EDA工具提出了新的要求,需要其支持实数类型的矢量检查。本文描述了一种行为级模型功能比对验证的自动方法学,基于CadenceXPS仿真器的矢量检查功能,可以同时实现逻辑状态和实数类型的自动比对检查。实数类型矢量检查是向EDA供应商Cadence提出的一种新的概念和需求,且已经在XPS仿真器中成功实现。

数字为主的混合信号设计的验证方法学

混合信号验证在当前So C设计中的作用越来越重要,被称为芯片流片以前的健康体检,可以有效避免芯片二次流片。结果证实大部分芯片的问题可以通过合适的混合信号验证方法发现。当前混合信号验证的主要挑战包括行为级模型建模、晶体管级仿真速度、低功耗验证等,介绍了微控制器芯片KW41中使用的一整套混合信号验证方法,包括使用电路模型产生器生成wreal模型,混合模式数模混合信号仿真,模拟电路断言和电路检测帮助实现自动化检验,模拟电路检测发现模拟电路潜在问题,用XPS MS做全芯片晶体管级仿真。该方法适用于所有数字设计为主的芯片。