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Voltage Controlled Ring Oscillator Design with Novel 3 Transistors XNOR/XOR Gates
1
作者 Manoj Kumar Sandeep Kumar Arya Sujata Pandey 《Circuits and Systems》 2011年第3期190-195,共6页
In present work, improved designs for voltage controlled ring oscillators (VCO) using three transistors XNOR/XOR gates have been presented. Supply voltage has been varied from [1.8 - 1.2] V in proposed designs. In fir... In present work, improved designs for voltage controlled ring oscillators (VCO) using three transistors XNOR/XOR gates have been presented. Supply voltage has been varied from [1.8 - 1.2] V in proposed designs. In first method, the VCO design using three XNOR delay cells shows frequency variation of [1.900 - 0.964] GHz with [279.429 - 16.515] μW power consumption variation. VCO designed with five XNOR delay cells shows frequency variation of [1.152 - 0.575] GHz with varying power consumption of [465.715 - 27.526] μW. In the second method VCO having three XOR stages shows frequency variation [1.9176 - 1.029] GHz with power consumption variation from [296.393 - 19.051] μW. A five stage XOR based VCO design shows frequency variation [1.049 - 0.565] GHz with power consumption variation from [493.989 - 31.753] μW. Simulations have been performed by using SPICE based on TSMC 0.18μm CMOS technology. Power consumption and output frequency range of proposed VCOs have been compared with earlier reported circuits and proposed circuit’s shows improved performance. 展开更多
关键词 CMOS DELAY CELL Low Power VCO xor and xnor gateS
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XOR和XNOR门的神经网络
2
作者 刘永才 《计算机学报》 EI CSCD 北大核心 1992年第10期791-796,共6页
M.L.Bushnell教授在[1]中分别给出了一个XOR和XNOR门的神经网络.本文推广了他的结果,给出了XOR和XNOR门的所有部分对称和全对称神经网络.从而,拓广了神经网络在电路模拟和自动故障模型生成中的应用范围.
关键词 神经网络 xnor xor
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XOR和XNOR门的神经网络
3
作者 刘永才 《自然杂志》 1991年第10期794-795,共2页
1988年,M.L.Bushnell等在CAD国际会议上首次提出门电路的神经网络,并给出了基本门电路NOT、AND、OR、NAND和NOR的神经网络。最近。
关键词 神经网络 xnor xor NAND 输入神经元 能量函数 并行计算机 测试生成 逻辑电路 对称型
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Single-Bit Comparator in Quantum-Dot Cellular Automata (QCA) Technology Using Novel QCAXNOR Gates
4
作者 Ali Hussien Majeed Mohd Shamian Zainal +1 位作者 Esam Alkaldy Danial Md.NorNor 《Journal of Electronic Science and Technology》 CAS CSCD 2021年第3期263-273,共11页
To fill the continuous needs for faster processing elements with less power consumption causes large pressure on the complementary metal oxide semiconductor(CMOS)technology developers.The scaling scenario is not an op... To fill the continuous needs for faster processing elements with less power consumption causes large pressure on the complementary metal oxide semiconductor(CMOS)technology developers.The scaling scenario is not an option nowadays and other technologies need to be investigated.The quantum-dot cellular automata(QCA)technology is one of the important emerging nanotechnologies that have attracted much researchers’attention in recent years.This technology has many interesting features,such as high speed,low power consumption,and small size.These features make it an appropriate alternative to the CMOS technique.This paper suggests three novel structures of XNOR gates in the QCA technology.The presented structures do not follow the conventional approaches to the logic gates design but depend on the inherent capabilities of the new technology.The proposed structures are used as the main building blocks for a single-bit comparator.The resulted circuits are simulated for the verification purpose and then compared with existing counterparts in the literature.The comparison results are encouraging to append the proposed structures to the library of QCA gates. 展开更多
关键词 NANOTECHNOLOGY quantum-dot cellular automata(QCA) QCA comparator xnor gate xor gate
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低功耗三输入AND/XOR门的设计 被引量:10
5
作者 梁浩 夏银水 +1 位作者 钱利波 黄春蕾 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2015年第5期940-945,共6页
三输入AND/XOR门是Reed-Muller(RM)逻辑电路的一种基本复合门电路单元.针对现有AND/XOR门电路由AND门和XOR/XNOR门级联而成,导致电路延时长、功耗大等问题,提出一种晶体管级的CMOS逻辑和传输逻辑混合的低功耗三输入AND/XOR门电路.首先在... 三输入AND/XOR门是Reed-Muller(RM)逻辑电路的一种基本复合门电路单元.针对现有AND/XOR门电路由AND门和XOR/XNOR门级联而成,导致电路延时长、功耗大等问题,提出一种晶体管级的CMOS逻辑和传输逻辑混合的低功耗三输入AND/XOR门电路.首先在55nm CMOS工艺下,对所设计电路进行原理图和版图设计;然后对版图进行寄生参数提取,并在不同工艺角下与基于典型级联结构的电路进行后仿真分析和比较.实验结果表明,在典型工艺角下,所提出的电路的面积、功耗和功耗延迟积的改进最高分别达到18.79%,26.67%与31.25%. 展开更多
关键词 AND/xor Reed-Muller逻辑 低功耗 功耗延迟积
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基于弱晶体管的低功耗XNOR门设计
6
作者 叶锡恩 毛科益 夏银水 《电路与系统学报》 CSCD 北大核心 2007年第2期101-105,共5页
XNOR门是构成Reed-Muller逻辑的基本门电路,现有的XNOR门电路由于信号摆幅的不完全性而导致后级亚阈功耗的存在。本文通过在信号非全摆幅的节点上增加弱晶体管来实现信号的全摆幅,达到消除亚阈功耗,实现低功耗设计的目的。所提出的方法... XNOR门是构成Reed-Muller逻辑的基本门电路,现有的XNOR门电路由于信号摆幅的不完全性而导致后级亚阈功耗的存在。本文通过在信号非全摆幅的节点上增加弱晶体管来实现信号的全摆幅,达到消除亚阈功耗,实现低功耗设计的目的。所提出的方法应用于两个典型的XNOR门电路的改进设计中,经PSpice模拟,其功耗改进超过20%。进一步应用到全加器的设计中,结果也证实了此方法的有效性。 展开更多
关键词 弱晶体管 低功耗 xnor 全加器
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基于量子元胞自动机的n位全加器设计
7
作者 张辉 解光军 张永强 《电子学报》 EI CAS CSCD 北大核心 2024年第2期626-632,共7页
量子元胞自动机(Quantum-dot Cellular Automata,QCA)以其功耗低、纳米级设计、运算速度高等特点被认为是一门新兴技术,在不久的将来有望取代CMOS工艺,用于量子计算机的电路设计.近年来,在QCA电路中有很多使用三输入择多门(M3)和三输入... 量子元胞自动机(Quantum-dot Cellular Automata,QCA)以其功耗低、纳米级设计、运算速度高等特点被认为是一门新兴技术,在不久的将来有望取代CMOS工艺,用于量子计算机的电路设计.近年来,在QCA电路中有很多使用三输入择多门(M3)和三输入异或门(XOR^(3))设计的全加器(Full Adder,FA).本文以这两种逻辑门为基础,结合QCA电路特有的时钟特点,设计了三种新型的n位全加器(FA1,FA2,FA3).FA1只使用了一个1位全加器,它的元胞的数量和电路面积比已发表的8位全加器至少减少了78%和90%,但一个时钟周期只能完成1位计算,延迟较大;FA2的元胞的数量和电路面积比已发表的8位全加器至少减少了47%和63%,可以在一个时钟周期内完成2位计算;FA3在一个时钟周期内可以进行4位计算,延迟最小.FA1、FA2和FA3作为n位全加器,随着全加器位数的增加,它们的元胞的数量和电路面积是不会改变的,这是以往设计所不能实现的. 展开更多
关键词 量子元胞自动机 全加器 三输入择多门 三输入异或门 时钟延迟
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具有双括号栅的XNOR神经元突触研究 被引量:2
8
作者 孙晓彤 靳晓诗 《微处理机》 2021年第4期25-28,共4页
为了对传统MOSFET晶体管做出优化以减小其短沟道效应和源漏穿通效应,基于肖特基势垒隧穿效应,提出一种具有记忆功能的高集成双括号栅与双栅共同控制型场效应晶体管。器件通过增大金属与体硅面积实现肖特基隧穿效应,具有集成度高、导通... 为了对传统MOSFET晶体管做出优化以减小其短沟道效应和源漏穿通效应,基于肖特基势垒隧穿效应,提出一种具有记忆功能的高集成双括号栅与双栅共同控制型场效应晶体管。器件通过增大金属与体硅面积实现肖特基隧穿效应,具有集成度高、导通电流更高、亚阈值摆幅更低、漏电流更小等优点。通过分析器件结构原理与关键参数,对单个晶体管的转移特性曲线进行仿真,结果表明,通过改变两个控制栅极栅压可以实现异或非门逻辑功能。该器件可以作为高密度神经元突触器件应用在二进制神经网络中。 展开更多
关键词 双括号形栅 隧穿效应 高集成 xnor逻辑功能
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低功耗XOR门的快速分解技术
9
作者 许亮 夏银水 《宁波大学学报(理工版)》 CAS 2008年第4期496-500,共5页
为了在相对短的时间内得到基于XOR门电路的最优结构,并达到功耗优化的目的,以XOR门输入信号的概率为依据进行低功耗分解,提出了一种新的基于XOR门的电路功耗优化技术.实验结果表明:提出的算法能在更短的时间内实现功耗优化,且比现有的... 为了在相对短的时间内得到基于XOR门电路的最优结构,并达到功耗优化的目的,以XOR门输入信号的概率为依据进行低功耗分解,提出了一种新的基于XOR门的电路功耗优化技术.实验结果表明:提出的算法能在更短的时间内实现功耗优化,且比现有的方法最多可提高8.9%,同时也证明了提出的算法在功耗节省方面比其他同类算法更有效. 展开更多
关键词 功耗优化技术 Reed-Muller逻辑电路 xor
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Performance Evaluation of Efficient XOR Structures in Quantum-Dot Cellular Automata (QCA) 被引量:1
10
作者 Mohammad Rafiq Beigh Mohammad Mustafa Firdous Ahmad 《Circuits and Systems》 2013年第2期147-156,共10页
Quantum-dot cellular automaton (QCA) is an emerging, promising, future generation nanoelectronic computational architecture that encodes binary information as electronic charge configuration of a cell. It is a digital... Quantum-dot cellular automaton (QCA) is an emerging, promising, future generation nanoelectronic computational architecture that encodes binary information as electronic charge configuration of a cell. It is a digital logic architecture that uses single electrons in arrays of quantum dots to perform binary operations. Fundamental unit in building of QCA circuits is a QCA cell. A QCA cell is an elementary building block which can be used to build basic gates and logic devices in QCA architectures. This paper evaluates the performance of various implementations of QCA based XOR gates and proposes various novel layouts with better performance parameters. We presented the various QCA circuit design methodology for XOR gate. These layouts show less number of crossovers and lesser cell count as compared to the conventional layouts already present in the literature. These design topologies have special functions in communication based circuit applications. They are particularly useful in phase detectors in digital circuits, arithmetic operations and error detection & correction circuits. The comparison of various circuit designs is also given. The proposed designs can be effectively used to realize more complex circuits. The simulations in the present work have been carried out using QCADesigner tool. 展开更多
关键词 Nanoelectronics Quantum Cellular AUTOMATA (QCA) MAJORITY LOGIC Combinational LOGIC xor gate QCA DESIGNER
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基于XOR门加密的抗控制流攻击方法
11
作者 余云飞 张跃军 +1 位作者 汪鹏君 李刚 《密码学报》 CSCD 2020年第4期430-438,共9页
控制流攻击是利用软件漏洞去劫持程序的执行流向,并将其导向预定的恶意代码或可以组成恶意代码的指令片段的一种恶性攻击方式.本文通过对控制流攻击原理的研究,提出一种基于XOR门加密抗控制流攻击方法.该方法首先在执行程序调用指令call... 控制流攻击是利用软件漏洞去劫持程序的执行流向,并将其导向预定的恶意代码或可以组成恶意代码的指令片段的一种恶性攻击方式.本文通过对控制流攻击原理的研究,提出一种基于XOR门加密抗控制流攻击方法.该方法首先在执行程序调用指令call时,利用XOR加密电路对返回地址进行加密.其次将加密后的返回地址压入堆栈和内置安全寄存器组,然后当执行程序返回指令ret时,堆栈和内置安全寄存器组中的加密返回地址经过XOR解密电路后送入地址比较器,通过返回地址比较结果检测系统是否受到控制流攻击.最后,利用TSMC 65 nm CMOS工艺,设计基于XOR门加密的抗控制流攻击处理器并验证.实验结果表明配件gadget平均消除率高达99.52%,电路面积和功耗最大开销仅分别增加5.25%和6.3%,可有效达到抗控制流攻击的目的. 展开更多
关键词 控制流攻击 xor门加密 安全寄存器组 信息安全
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基于魔方旋转方法的量子彩色图像加密方案 被引量:1
12
作者 姜东焕 王华堃 徐光宝 《北京工业大学学报》 CAS CSCD 北大核心 2023年第6期656-666,共11页
为实现彩色图像安全高效加密,基于魔方旋转方法构建了一种量子图像置乱方案,并且设计出了对应的量子线路.结合量子异或(exclusive OR,XOR)操作和量子交换操作,实现了一种以量子魔方旋转图像置乱为基础的量子彩色图像加密方案,并对该加... 为实现彩色图像安全高效加密,基于魔方旋转方法构建了一种量子图像置乱方案,并且设计出了对应的量子线路.结合量子异或(exclusive OR,XOR)操作和量子交换操作,实现了一种以量子魔方旋转图像置乱为基础的量子彩色图像加密方案,并对该加密方案进行了全部量子线路设计与仿真实验,取得了良好的加密结果.该加密方案的算法复杂度相对于其经典算法有指数级加速. 展开更多
关键词 量子图像加密 魔方旋转 量子异或(exclusive OR xor)操作 量子交换操作 量子门 位平面
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异或门低功耗优化展开方法 被引量:5
13
作者 骆祖莹 李晓维 杨士元 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2003年第1期107-110,117,共5页
异或门实际输出信号具有空间相关性 ,为了便于进行低功耗优化的研究 ,现有方法将异或门输出信号假设为随机信号 ,并以异或门输入信号的置 1概率为依据进行低功耗优化 .文中不仅从概率的角度指出现有方法的局限性 ,而且推导出直接用输入... 异或门实际输出信号具有空间相关性 ,为了便于进行低功耗优化的研究 ,现有方法将异或门输出信号假设为随机信号 ,并以异或门输入信号的置 1概率为依据进行低功耗优化 .文中不仅从概率的角度指出现有方法的局限性 ,而且推导出直接用输入信号的跳变密度计算 2输入端异或门输出信号跳变密度的计算公式 ,进而提出用输入信号跳变密度对异或门进行低功耗优化展开的新方法 .实验结果表明 :文中方法的功耗降幅为现有方法的 3倍多 ;同时 ,文中方法优化展开后与异或门功耗的实际模拟结果相比 ,其理论计算值的误差比较小 (平均仅为0 97% ) 。 展开更多
关键词 异或门 低功耗优化展开方法 超大规模集成电路 逻辑门 CMOS 计算模型
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5Gb/s0.18μm CMOS半速率时钟与数据恢复电路设计 被引量:2
14
作者 张长春 王志功 +1 位作者 吴军 郭宇峰 《微电子学》 CAS CSCD 北大核心 2012年第3期393-397,410,共6页
基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增... 基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增加四个锁存器,不但能获得较好的鉴相性能,还能使分接输出的两路数据自动实现相位对齐。带粗控端的环形VCO能够解决高振荡频率范围需求与低调谐增益需求之间的矛盾。信道选择器则能解决信道交叉出错问题。仿真结果表明,电路工作正常,在1.8V电压下,电路功耗为140mW,恢复出的时钟和数据抖动峰峰值分别为3.7ps和5ps。 展开更多
关键词 时钟与数据恢复 鉴相器 压控振荡器 信道选择器 异或门
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低功耗异或门的设计 被引量:3
15
作者 张爱华 夏银水 《浙江大学学报(理学版)》 CAS CSCD 北大核心 2008年第4期409-411,415,共4页
在分析了现有典型的异或门电路的基础上,提出了基于传输管逻辑的低功耗异或门的设计.电路实现了内部节点信号的全摆幅,使之具有较强的驱动能力,且避免了后级反相器中亚阈功耗的产生,实现了电路的低功耗.在5、3.3、1.8 V电源下,经PSPICE... 在分析了现有典型的异或门电路的基础上,提出了基于传输管逻辑的低功耗异或门的设计.电路实现了内部节点信号的全摆幅,使之具有较强的驱动能力,且避免了后级反相器中亚阈功耗的产生,实现了电路的低功耗.在5、3.3、1.8 V电源下,经PSPICE在0.24μm工艺下模拟,与已发表的异或门电路设计相比,新提出的电路功耗和功耗延迟积的改进分别高达36.5%和68.0%,说明本文设计的异或门电路在功耗和延迟方面具有优势. 展开更多
关键词 低功耗 异或门 传输管 全摆幅
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量子计算机 被引量:10
16
作者 郭光灿 郭涛 郑轶 《量子光学学报》 CSCD 1997年第1期1-14,共14页
较系统地阐述了量子计算机的发展和现状,着重介绍经典可逆计算机、量子可逆计算机、量子图灵机、量子计算机的构造、应用,以及当前研究热点如量子纠错和消相干问题。
关键词 量子图灵机 量子计算机 量子纠错码
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基于半导体光放大器的超高速全光异或门 被引量:1
17
作者 娄淑琴 王里 鹿文亮 《红外与激光工程》 EI CSCD 北大核心 2012年第12期3291-3297,共7页
传统的基于半导体放大器的全光异或逻辑门,由于受SOA中长载流子寿命引起码型效应的影响,其工作速率的提升受到了限制。提出了一种基于MZI和体材料SOA中交叉增益调制的全光逻辑异或门的工作速率提升的实现方案。通过增加MZI两臂上SOA的... 传统的基于半导体放大器的全光异或逻辑门,由于受SOA中长载流子寿命引起码型效应的影响,其工作速率的提升受到了限制。提出了一种基于MZI和体材料SOA中交叉增益调制的全光逻辑异或门的工作速率提升的实现方案。通过增加MZI两臂上SOA的长度和提高入射直流探测光功率,增强了直流探测光和数据光在较长的SOA中的相互作用,以减小超高速工作状态下SOA中的载流子寿命,提升体材料SOA的工作速率,实现超高速XOR逻辑功能。研究表明,入射直流探测光功率的提升、SOA长度的增加、数据光峰值功率的提高及数据光脉宽的减少,可使XOR逻辑门的输出信号质量得到明显的提升,使全光异或逻辑门的工作速率可望达到1 Tb/s。 展开更多
关键词 半导体光放大器 全光异或逻辑门 马克曾德干涉仪 交叉增益调制
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扩展Toffoli门及其在多输出电路设计中的应用 被引量:1
18
作者 张小颖 王伶俐 +1 位作者 吴文晋 汪鹏君 《计算机工程与应用》 CSCD 北大核心 2009年第2期88-91,共4页
用量子计算电路实现布尔逻辑运算是发展量子计算的一个重要目标。提出了量子扩展Toffoli门,及其在实现多输出逻辑电路中的转换算法。该算法将传统PLA文件的SOP积项转换到实现等价逻辑功能的量子Toffoli积项,能够用量子扩展Toffoli门实... 用量子计算电路实现布尔逻辑运算是发展量子计算的一个重要目标。提出了量子扩展Toffoli门,及其在实现多输出逻辑电路中的转换算法。该算法将传统PLA文件的SOP积项转换到实现等价逻辑功能的量子Toffoli积项,能够用量子扩展Toffoli门实现。通过MCNC基准电路的测试结果表明,与经典PLA描述相比,用扩展Toffoli门能够更有效地描述多输出逻辑函数。 展开更多
关键词 量子计算 扩展Toffoli门 与/异或逻辑 可编程逻辑阵列
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光通信网物理层全光异或加解密技术研究 被引量:2
19
作者 曹东东 邓大鹏 +2 位作者 朱峰 郭燕 李将 《光通信研究》 北大核心 2013年第1期8-10,23,共4页
针对目前光通信保密系统中基于电信号处理的流密码加解密技术的局限性,提出基于全光信号处理的加解密技术;对几种典型的全光异或加密方案进行了研究,介绍了各自的工作原理、特点及研究进展;利用OptiSystem软件搭建了基于SOA-MZI(半导体... 针对目前光通信保密系统中基于电信号处理的流密码加解密技术的局限性,提出基于全光信号处理的加解密技术;对几种典型的全光异或加密方案进行了研究,介绍了各自的工作原理、特点及研究进展;利用OptiSystem软件搭建了基于SOA-MZI(半导体光放大器-马赫-曾德干涉仪)异或门的全光加解密系统仿真模型,并基于HNLF(高非线性光纤)的自相位调制效应设计了一个优化结构对系统进行优化。研究表明:全光加解密技术具有优良的特性,能使整个光通信保密系统运算速率更高,传输更安全。 展开更多
关键词 全光加解密 通信保密系统 异或门 半导体光放大器 高非线性光纤
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入侵检测中字符匹配系统的FPGA实现 被引量:1
20
作者 李晶皎 陈勇 +1 位作者 许哲万 陆振林 《东北大学学报(自然科学版)》 EI CAS CSCD 北大核心 2013年第3期339-343,共5页
在入侵检测系统中,由于基于软件的字符匹配系统受处理器性能与软件串行执行等因素影响,处理速度有限,故设计并实现了基于FPGA的字符匹配系统.以硬件电路的实现方式提升处理性能,并采用了适合于FPGA运算的XOR Hash算法快速计算地址,从地... 在入侵检测系统中,由于基于软件的字符匹配系统受处理器性能与软件串行执行等因素影响,处理速度有限,故设计并实现了基于FPGA的字符匹配系统.以硬件电路的实现方式提升处理性能,并采用了适合于FPGA运算的XOR Hash算法快速计算地址,从地址中取数据进行匹配,并实现数据的并行处理.通过在原有入侵规则实现逻辑上进行修正,实现规则的更新,通过预处理对冲突的模式串单独匹配解决了冲突.实验结果显示,系统的数据处理能力达到了1.29 Gbps,为软件方法的35倍以上.当处理更多Snort规则时,系统吞吐量不受影响,资源的消耗增加很少. 展开更多
关键词 字符匹配 FPGA 入侵检测 xorHash算法 Hash冲突
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