基于FPGA的访问控制列表并行查找设计与实现

在高安全要求的网络环境中,多种类型的网络设备均需要部署基于规则的访问控制功能。访问控制列表通过五元组进行规则匹配,实现对网络报文的筛选、过滤、处理、控制等操作。如何利用有限的资源实现更高查表性能、更多规则数量的访问控制列表,是相关设备的关键技术之一。通过分析网络通信设备中访问控制列表的一般工作流程,文章提出了一种改进的基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)实现的访问控制列表并行查找设计方法,并详细阐述了具体模块的实现方案。实验结果表明,该方案可以充分利用FPGA的存储与逻辑资源,实现较大规模的支持范围匹配的规则表项,并可以支持10 Gpbs速率等级网络通信的查表需求。

支持访问控制列表100Gbps线速查找的流水线方案研究

访问控制列表查找作为路由器的关键技术,可以根据IP数据包头信息对数据包进行更细粒度的分类,特别是对高速路由器中的快速查找技术的研究需求非常紧迫.访问控制列表根据几何分割可以生成决策树,查找过程可以通过遍历决策树加流水线的方式来实现.简单的流水线实现会带来内存利用不均匀的问题,为了解决该问题,本文采用双端口静态随机存储器技术,提出环形线性流水线结构来实现遍历树.该方法能均匀分布流水线中各段的内存,支持100Gbps线速处理.