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RC4加密算法改进研究及电路设计
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作者 雷文媛 夏宏 师瑞峰 《计算机工程与设计》 北大核心 2024年第9期2561-2568,共8页
针对软件实现RC4算法易遭受攻击且效率不高的问题,基于硬件电路实现算法的思想,引入快速伪随机数发生器提出一种改进RC4并设计电路实现。结合种子密钥和伪随机数进行字节内部与字节间的置乱改进初始化算法,提高算法安全性;设计消耗更少... 针对软件实现RC4算法易遭受攻击且效率不高的问题,基于硬件电路实现算法的思想,引入快速伪随机数发生器提出一种改进RC4并设计电路实现。结合种子密钥和伪随机数进行字节内部与字节间的置乱改进初始化算法,提高算法安全性;设计消耗更少时钟周期的电路生成密钥流,提升加密效率。NIST检测显示改进RC4的密钥流序列随机性优于现存基于硬件的RC4产生的密钥流,仿真结果表明,电路能够完成正确加解密。 展开更多
关键词 加密算法 流密码 伪随机数发生器 密钥流随机性 硬件加密 混合进位加法器 随机性检测
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Design for Low Power Testing of Computation Modules with Contiguous Subspace in VLSI
2
作者 Ji-Xue Xiao Yong-Le Xie Guang-Ju Chen 《Journal of Electronic Science and Technology of China》 2009年第4期326-330,共5页
A kind of pseudo Gray code presentation of test patterns based on accumulation generators is presented and a low power test scheme is proposed to test computational function modules with contiguous subspace in very la... A kind of pseudo Gray code presentation of test patterns based on accumulation generators is presented and a low power test scheme is proposed to test computational function modules with contiguous subspace in very large scale integration (VLSI), especially in digital signal processors (DSP). If test patterns from accumulators for the modules are encoded in the pseudo Gray code presentation, the switching activities of the modules are reduced, and the decrease of the test power consumption is resulted in. Results of experimentation based on FPGA show that the test approach can reduce dynamic power consumption by an average of 17.40% for 8-bit ripple carry adder consisting of 3-2 counters. Then implementation of the low power test in hardware is exploited. Because of the reuse of adders, introduction of additional XOR logic gates is avoided successfully. The design minimizes additional hardware overhead for test and needs no adjustment of circuit structure. The low power test can detect any combinational stuck-at fault within the basic building block without any degradation of original circuit performance. 展开更多
关键词 adder design digital signal processors (DSP) low power test.
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基于模块化结构的N位加法器的测试生成 被引量:4
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作者 曾平英 毛志刚 叶以正 《微电子学》 CAS CSCD 北大核心 1998年第6期396-400,411,共6页
针对单个stuck-at故障,研究了N位加法器的测试矢量生成问题。对于行波进位加法器,只需8个测试矢量就可得到100%的故障覆盖率;对于N位先行进位加法器,只需N2+2N+3个测试矢量即可得到100%的故障覆盖率。
关键词 大规模集成电路 测试生成 VLSI
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VLSI中加法器的一种高效自测试设计 被引量:3
4
作者 肖继学 陈光 谢永乐 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2007年第11期1465-1470,共6页
基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量.通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查、定位能力.借助于测试矢量左移、逻辑与操作等方式对加法器自测试进行了设计.... 基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量.通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查、定位能力.借助于测试矢量左移、逻辑与操作等方式对加法器自测试进行了设计.对8位、16位、32位行波、超前进位加法器的实验结果表明,该自测试能实现单、双固定型故障的完全测试,其单、双故障定位率分别达到了95.570%,72.656%以上.该自测试方案可实施真速测试且不会降低电路的原有性能,其测试时间与加法器长度无关. 展开更多
关键词 VLSI 加法器 自测试 测试生成 故障
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基于计数器实现的加法器自测试 被引量:1
5
作者 李兆麟 田泽 +1 位作者 于敦山 盛世敏 《微电子学》 CAS CSCD 北大核心 2003年第1期60-62,共3页
 文章研究了行波进位加法器和先行进位加法器的测试向量生成,并基于计数器实现了这两种加法器的自测试。实验结果表明,所得的测试向量针对不同的目标工艺均可以实现被测加法器的100%故障覆盖率,且测试向量生成电路易扩展,能够实现测试...  文章研究了行波进位加法器和先行进位加法器的测试向量生成,并基于计数器实现了这两种加法器的自测试。实验结果表明,所得的测试向量针对不同的目标工艺均可以实现被测加法器的100%故障覆盖率,且测试向量生成电路易扩展,能够实现测试复用。 展开更多
关键词 计数器 测试 测试复用 集成电路 行波进位加法器 先行进位加法器
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基于单元故障模型的树型加法器的测试 被引量:3
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作者 李兆麟 盛世敏 +1 位作者 吉利久 王阳元 《计算机学报》 EI CSCD 北大核心 2003年第11期1494-1501,共8页
首先分析了树型加法器的原理 ,总结了其运算特性 .其次在介绍单元故障模型的基础上分析了树型加法器的测试向量生成 .分析结果表明 ,5n - 1个测试向量可以实现树型加法器中所有单元故障的检测 .这些测试向量具有很好的规则性 ,能够利用... 首先分析了树型加法器的原理 ,总结了其运算特性 .其次在介绍单元故障模型的基础上分析了树型加法器的测试向量生成 .分析结果表明 ,5n - 1个测试向量可以实现树型加法器中所有单元故障的检测 .这些测试向量具有很好的规则性 ,能够利用片上测试向量生成器实现 ,适合于应用内建自测试技术测试 .基于此 ,作者提出了一种内建自测试的测试结构 ,测试时只需存储 7个籽测试向量 ,其它测试向量可以在这 7个籽测试向量的基础上通过循环移位实现 .最后给出了实验分析结果 . 展开更多
关键词 树型加法器 测试 单元故障模型 集成电路
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基于加法生成器的低功耗测试 被引量:3
7
作者 肖继学 陈光 谢永乐 《仪器仪表学报》 EI CAS CSCD 北大核心 2007年第5期792-797,共6页
本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量... 本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量显著地降低了被测电路的开关活动率;基于FPGA的实验结果表明,对于8位行波进位加法器,该方法将电路的平均动态功耗降低了15.282%,对于16位超前进位加法器,则降低了12.21%。该测试方法能侦测到被测电路基本组成单元的任意组合失效;由于原电路中加法器的复用,该测试方法可将测试硬件开销降至最小,但不会降低测试性能。 展开更多
关键词 加法器 生成器 内建自测试 编码 格雷码 功耗
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具有邻域子空间的电路模块的高效测试生成
8
作者 肖继学 陈光 谢永乐 《微电子学》 CAS CSCD 北大核心 2008年第3期358-362,368,共6页
对于VLSI中具有邻域子空间的电路模块,提出了一种高效测试生成方法。利用该方法得到了行波进位、超前进位加法器的测试生成,并予以了硬件实现。8位、16位和32位两种加法器的测试实验表明,这些测试生成能够使单固定型故障的故障覆盖率达... 对于VLSI中具有邻域子空间的电路模块,提出了一种高效测试生成方法。利用该方法得到了行波进位、超前进位加法器的测试生成,并予以了硬件实现。8位、16位和32位两种加法器的测试实验表明,这些测试生成能够使单固定型故障的故障覆盖率达到100%,双故障覆盖率分别达到99.996%以上以及100%,故障定位率得到了显著提高。测试矢量的数目仅与邻域子空间的大小有关。由于原电路中加法器的复用,两种加法器测试生成的硬件实现仅需额外的一个逻辑与门,将硬件开销降至最小。 展开更多
关键词 加法器 故障 测试生成 集成电路测试
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基于分治策略的加法器测试向量生成技术 被引量:3
9
作者 任浩琪 林正浩 熊振亚 《仪器仪表学报》 EI CAS CSCD 北大核心 2016年第5期1172-1179,共8页
为应对数据通道测试中向量生成计算复杂度的日益增长,针对加法器进行研究,提出了一种基于分治策略的加法器测试向量生成技术。首先将被测加法器电路分解为并发模块和顺序模块,分别生成对应这些模块故障全覆盖的测试向量子集,再将他们的... 为应对数据通道测试中向量生成计算复杂度的日益增长,针对加法器进行研究,提出了一种基于分治策略的加法器测试向量生成技术。首先将被测加法器电路分解为并发模块和顺序模块,分别生成对应这些模块故障全覆盖的测试向量子集,再将他们的输入信号映射为被测加法器电路的基本输入,经去除冗余向量后得到完整的测试向量集。给出的实验结果表明了该技术能有效地降低加法器测试向量生成的计算量,特别对于大规模加法器电路的测试生成,其效果更佳。 展开更多
关键词 集成电路测试 测试生成 分治策略 加法器
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并行前置树型加法器的通路时延故障测试
10
作者 杨德才 谢永乐 陈光 《电子测量与仪器学报》 CSCD 2008年第4期12-16,共5页
时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健... 时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健时延故障测试,这是时延故障测试中最严格的测试条件。在此基础上,本文提出了通路选择方法,用来选择一组基本通路,使得其他通路的时延可以通过对所选择的基本通路测试计算而得,无需对所有的通路作测试,这样既保证了电路的性能,又提高了测试的效率。仿真结果表明了这种方案的有效性。 展开更多
关键词 时延故障测试 通路时延故障 前置树型加法器 双向量测试
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组合电路内建自测试技术的研究 被引量:1
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作者 杨兴 胡正伟 《电子质量》 2008年第12期3-7,共5页
随着集成电路技术的发展,可测性设计在电路设计中占有越来越重要的地位,内建自测试作为可测性设计的一种重要方法也越来越受到关注。文中首先介绍了内建自测试的实现原理,在此基础上以八位行波进位加法器为例,详细介绍了组合电路内建自... 随着集成电路技术的发展,可测性设计在电路设计中占有越来越重要的地位,内建自测试作为可测性设计的一种重要方法也越来越受到关注。文中首先介绍了内建自测试的实现原理,在此基础上以八位行波进位加法器为例,详细介绍了组合电路内建自测试的设计过程。采用自顶向下的设计方法对整个内建自测试电路进行模块划分,用VHDL语言对各个模块进行代码编写并在QuartusII软件环境下通过了综合仿真,结果表明此设计合理,对电路的测试快速有效。 展开更多
关键词 内建自测试 可测性设计 行波进位加法器 组合电路
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旋翼模型试验台操纵系统的实现方法
12
作者 李新民 黄建萍 《直升机技术》 1999年第2期26-31,共6页
本文介绍操纵系统的组成,工作原理及其在工程实践中实现的办法。通过对叠加器模型的分析,在工程应用中找出一种能解决操纵角标定困难的办法。
关键词 旋翼模型试验台 操纵系统 叠加器
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学习策略实现的条件和加法器通路时延故障测试生成
13
作者 杨德才 陈光 谢永乐 《仪器仪表学报》 EI CAS CSCD 北大核心 2007年第9期1577-1582,共6页
时延故障对高速运算电路性能有着关键性的影响,本文对高速加法器之一的条件和加法器的通路时延故障作了研究。首先对其提出了一种可测性设计,主要特点是硬件成本低和测试向量少,且实现了完全的无险象强健时延故障可测性。在此基础上,进... 时延故障对高速运算电路性能有着关键性的影响,本文对高速加法器之一的条件和加法器的通路时延故障作了研究。首先对其提出了一种可测性设计,主要特点是硬件成本低和测试向量少,且实现了完全的无险象强健时延故障可测性。在此基础上,进一步提出了一种学习策略的方法,实现了任意位数条件和加法器通路时延故障的测试生成,使得测试难度下降,测试时间缩短,测试效率提高。仿真实验结果表明了该方案的有效性。 展开更多
关键词 条件和加法器 可测性设计 学习策略 通路时延故障 双向量测试
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一种FPGA芯片中DSP模块的内建自测试方法 被引量:1
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作者 孙洁朋 魏建民 +1 位作者 闫华 丛红艳 《电子与封装》 2017年第10期9-12,共4页
提出了一种针对Xilinx Virtex-4/5系列FPGA芯片中嵌入式数字信号处理器(DSP)的内置自检测试(BIST)和故障诊断方法。该方法可以对DSP电路中乘法器和加法器进行有效的测试,缩短测试时间,减少工作量。同时通过更改DSP的配置信息来实现全芯... 提出了一种针对Xilinx Virtex-4/5系列FPGA芯片中嵌入式数字信号处理器(DSP)的内置自检测试(BIST)和故障诊断方法。该方法可以对DSP电路中乘法器和加法器进行有效的测试,缩短测试时间,减少工作量。同时通过更改DSP的配置信息来实现全芯片DSP的功能测试,提高了DSP模块的测试故障覆盖率。 展开更多
关键词 内置自检测 乘法器测试 加法器测试 DSP FPGA VIRTEX-4
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