基于VHDL语言设计数字频率计

文中运用 VHDL语言 ,采用 Top To Down的方法 ,实现 8位数字频率计 ,并利用 Isp Expert集成开发环境进行编辑、综合、波形仿真 ,并下载到 CPL D器件中 ,经实际电路测试 。

数字电路在EDA开发系统上的实现方法研究

目的研究数字电路在EDA开发系统上的实现方法。方法以数字钟设计为例,针对两款具体的CPLD/FPGA开发系统给出了不同的设计思路和实现方案。结果下载/配置到实验板的目标器件上,经实际电路测试验证,达到了预期的设计要求。结论基于EDA技术的数字电路开发方便、灵活、高效,成本低,上市周期短。

基于VHDL语言的8路抢答器控制系统设计

EDA技术的应用引起了电子产品系统开发的革命性变革。利用先进的EDA工具，基于硬件描述语言，借助CPLD（复杂的可编程逻辑器件），可以进行系统级数字逻辑电路的设计：本文以8路抢答器为例，介绍了在Max＋plusⅡ开发软件下，利用VHDL语言设计数字逻辑电路的过程和方法。

基于EDA技术的抢答器的设计与实现

从实际应用出发,利用电子设计自动化(EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。该抢答器利用Protel99完成了原理图设计、利用VHDL完成了控制主电路设计,具有数字显示电路、倒计时显示电路、违犯规定电路、编码译码电路功能,并利用的MAX-PLUSⅡ工具软件完成了编译仿真验证;硬件选择Altera的MAX740005系列的EPM7128LC84-15芯片来实现抢答器的系统功能,该抢答器具有很强的功能扩充性,应用效果良好。

可编程逻辑器件在抢答器电路设计中的应用

针对实际应用的需要,利用可编程逻辑器件设计了抢答器.该抢答器单元电路的软件设计分别利用原理图设计、硬件描述语言设计完成.设计了控制主电路、数字显示电路、倒计时显示、违犯规定电路、编码译码电路功能,并利用美国Altera公司的MAX-PLUSII工具软件完成了编译仿真验证;硬件选择Altera的MAX74000S系列的EPM7128LC84-15芯片来实现抢答器的系统功能.该抢答器具有很强的功能扩充性,应用效果良好.

数字式抢答器的设计与实现

介绍一种数字式抢答器的设计方案,其电路结构简单,单元电路通过原理图设计,由VHDL语言设计完成,利用EDA(电子设计自动化)工具软件编译仿真验证,并利用CPLD(复杂可编程逻辑器件)实现系统功能,非常适用于多种竞赛场合。

基于CPLD的数字钟设计

简述了一种基于CPLD的数字钟设计方案,文中所设计的数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用。通过使用EDA软件MAX+plusⅡ设计数字钟系统,阐述了自上向下和层次化设计方法及电路微型化的可行性。利用VHDL硬件描述语言结合CPLD可编程器件进行数字钟的设计,并通过数码管驱动电路动态显示计时结果,进一步说明CPLD器件值得在电路研究、设计中推广。