UNI-SPEC:An Instruction Set Description Language

Microprocessor development emphasizes hardware and software co design. Hw/Sw co design is a modern technique aimed at shortening the time to market in designing the real time and embedded systems. Key feature of this approach is simultaneous development of the program tools and the target processor to match software application. An effective co design flow must therefore support automatic software toolkits generation, without loss of optimizing efficiency. This has resulted in a paradigm shift towards a language based design methodology for microprocessor optimization and exploration. This paper proposes a formal grammar, UNI SPEC, which supports the automatic generation of assemblers, to describe the translation rules from assembly to binary. Based on UNI SPEC, it implements two typical applications, i.e., automatically generating the assembler and the test suites.

Analyzing and Seeking Minimum Test Instruction Set of Digital Signal Processor for Motor Control

The relativity of instructions of motor control digital signal processor (MCDSP) in the design is analyzed. A method for obtaining a minimum instruction set in plac e of the complete instruction set during generation of testing procedures is giv en in terms of the processor presentation matrix between micro-operators and in structions of MCDSP.

Verification of instruction set specification for an ASIP

In order to gain the great performance of ASIP, this paper discusses different aspects of an ASIP instruction set specification like syntax, encoding, constraints as welt as behaviors, and introduces our ADL model based methodology to check them. The automatic generation of test cases based on our straight-forward instruction representation is shown, and the efficient generation of them with good coverage is shown as well. The verification of the constraint checker, a very important tool for programmer, is performed. Results show that the toolkit can find some errors in previous delivery tools, and the introduced methodology verifies the feasibility of our instruction set specification.

An efficient adapting virtual intermediate instruction set towards optimized dynamic binary translator (DBT) system

A new efficient adapting virtual intermediate instruction set,V-IIS,is designed and implemented towards the optimized dynamic binary translator (DBT) system.With the help of this powerful but previously little-studied component,DBTs can not only get rid of the dependence of machine(s),but also get better performance.From our systematical study and evaluation,experimental results demonstrate that if V-IIS is well designed,without affecting the other optimizing measures,this could make DBT's performance close to those who do not have intermediate instructions.This study is an important step towards the grand goal of high performance "multi-source" and "multi-target" dynamic binary translation.

面向SIMD指令集的SM4算法比特切片优化

SM4算法是中国自主设计的商用分组密码算法,其加解密计算性能成为影响信息系统数据机密性保障的重要因素之一.现有SM4算法优化主要面向硬件设计和软件查表等方向展开研究,分别存在依赖特定硬件环境、效率低下且易遭受侧信道攻击等问题.比特切片技术通过对输入数据重组实现了并行化高效分组密码处理,可以抵御针对缓存的侧信道攻击.然而现有切片分组密码研究对硬件平台相关性强、处理器架构支持单一,并且并行化处理流水启动较慢,面向小规模数据的加解密操作难以充分发挥单指令多数据(single instruction multiple data,SIMD)等先进指令集的优势.针对上述问题,首先提出了一种跨平台的通用切片分组密码算法模型,支持面向不同的处理器指令字长提供一致化的通用数据切片方法.在此基础上,提出了一种面向SIMD指令集的细粒度切片并行处理SM4优化算法,通过细粒度明文切片重组与线性处理优化有效缩短算法启动时间.实验结果表明,相比通用SM4算法,优化的SM4比特切片算法加密速率最高可达438.0 MBps,加密每字节所需的时钟周期最快高达7.0 CPB(cycle/B),加密性能平均提升80.4%~430.3%.

基于Gem5的CM3仿真器的研究与实现

在嵌入式领域,业界主要使用ARM公司Keil系列仿真工具进行ARM嵌入式系统开发,芯片仿真是其重要功能之一。然而ARM Keil是国外商业软件,购买License价格不菲,且仿真器也是影响芯片验证和软件开发的关键技术之一。针对上述情况,以Cortex-M3芯片为例设计了一种基于开源模拟器Gem5的系统调用仿真方法。首先,分析Gem5模拟器的源码结构、运行过程以及指令集仿真流程,描述Gem5仿真原理。然后,通过为Gem5添加Cortex-M3寄存器和指令集支持实现Cortex-M3在Atomic SimpleCPU的SE(System Emulation)模式下的仿真。最后,设计了灵活可扩展的指令集自动化测试工具,以验证指令功能是否正确仿真。实验结果表明,经过充分测试实现的仿真器能够正确仿真,且仿真效率较高,提供了一种开源、技术可控的Cortex-M3的软仿真方案。

基于X87指令集的浮点除法运算单元设计

基于X87指令集架构,在TSMC 65nm的工艺库下,采用SRT-16算法设计一种浮点除法运算单元。SRT-16算法主要是通过采用重叠商与余数计算部分的结构来进行优化处理,使得在原有传统算法SRT-4的基础上增加的电路面积较少,并且使得循环次数减少一半,并且在处理商的结果中引入商的飞速转换技术。通过对基于SystemVerilog自动对比平台的搭建,通过C对比模型,完成自动对比,加速验证的速度,进行功能覆盖统计,完成覆盖率100%。通过DC综合检测电路的时序情况,对电路进行时序优化,完成满足时序要求1.08ns,工作频率为900MHz。

动态二进制翻译技术综述

在构建国产软件生态系统中,解决程序的兼容性问题至关重要。随着计算机架构的多样化发展,确保软件能够在不同平台和硬件环境中顺畅运行,已经成为当下软件开发过程中的一项紧迫任务。在此背景下,动态二进制翻译(DBT)技术展现出其重大意义。作为一种实现不同指令集架构(ISA)之间程序或软件互操作性的核心技术,DBT通过运行时指令转换,不仅实现了软件跨平台的兼容运行,也极大地扩展了软件的适用范围和灵活性。然而,DBT技术的引入同样对系统在运行效率和资源利用率方面提出了更高的要求。对DBT技术的相关内容进行了综述,包括其基本工作原理、研究进展、关键技术以及相应的优化方法。介绍了DBT技术的基本原理及发展历程。详细阐述了DBT的研究进展,尤其是在提高翻译准确性和执行效率方面所取得的重要成果。进一步地,对六类DBT优化技术特性进行了介绍,这些技术包括:基于运行时优化、基于控制流优化、基于指令级优化、基于安全性与隔离性优化、基于资源管理优化以及基于软硬件协同优化。分别基于这些关键技术进一步分类总结,介绍了各自的优化技术及面临的挑战。从技术发展趋势、应用领域扩展、性能提升策略等多个角度,对DBT技术未来的研究方向和发展前景进行了探讨。

面向RISC-V适配开发的x86 built-in函数转换方法

新兴架构RISC-V的生态建设需要将其他架构函数或软件包向RISC-V架构迁移适配。在研究GCC特定架构适配的built-in函数向RISC-V架构迁移时,提出一套x86到RISC-V的built-in函数转换方法,对于非扩展指令集(属非向量类型)built-in函数,采用RISC-V架构下相同功能的built-in或标准库函数替代;对于SSE扩展指令集built-in函数,建立数据类型映射和向量函数操作映射实现向RISC-V架构向量扩展函数或标准库函数的迁移,其中RVV函数迁移方式占比67%。实验结果表明:方法迁移的程序功能正确,方法有效。本文方法对其他扩展指令集built-in函数的迁移提供了指导,且与现有工作相比,更易扩展、覆盖面更广。

基于RPU的TTI程序设计和分析方法

实时嵌入式系统不仅要保证计算结果的逻辑正确性,还要确保与外界交互的时序正确性,所以底层程序要能精确表达上层模型中的时间行为.TTI指令集(time-triggered instruction set)的提出尝试解决计算机指令集体系结构层次缺少时间语义的问题,并且基于TTI指令集实现的实时处理单元(real-time processing unit,RPU)证明了TTI指令集的可行性和有效性.但是目前的工作缺少对于TTI程序设计和分析方法的研究.所以,基于TTI指令集和RPU,提出了TTI指令集可以表达的4种时间语义,给出了TTI程序的设计范式.并且构建了TTI程序时间行为的表示方法——TFG+,TFG+是对TFG的扩展,TFG+区分了TTI程序中时间语义指令和普通代码段,可以表示TTI程序的控制流信息、用户规定的时间行为和TTI程序平台相关的时间属性.最后,提出了TTI程序的时间分析方法以及时间安全性检查方法,为TTI程序的设计和部署提供了依据.

多核堆栈处理器研究与设计

为满足日趋复杂的嵌入式环境对堆栈处理器和Forth技术的应用需求,在单核堆栈处理器模型研究的基础上,设计一种多核堆栈处理器模型。基于J1单核堆栈处理器模型,针对多核目标,增加计时器、中断等功能,形成新的L32单核堆栈处理器模型,并以该单核模型为内核,引入共享总线和十字开关互联方式的Wishbone总线、多端口存储器和面向多任务Forth系统的指令集,建立一种多核堆栈处理器模型L32-MC。利用该多核模型,在FPGA上实现4核和8核的L32-MC原型多核堆栈处理器。实验结果表明,4核和8核的L32-MC原型堆栈处理器满足高性能低功耗的多核处理器设计目标。

Architecture Design of a Variable Length Instruction Set VLIW DSP

The cost of the central register file and the size of the program code limit the scalability of very long instruction word（VLIW） processors with increasing numbers of functional units.This paper presents the architectural design of a six-way VLIW digital signal processor（DSP） with clustered register files.The architecture uses a variable length instruction set and supports dynamic instruction dispatching.The one-level memory system architecture of the processor includes 16-KB instruction and data caches and 16-KB instruction and data on-chip RAM.A compiler based on the Open64 was developed for the system.Evaluations show that the processor is suitable for high performance applications with a high code density and small program code size.

基于KCPSM6指令扩展的SM4算法优化实现方法

密码算法的实现是低成本、资源受限的密码应用场景中的关键环节,而如何应用各类微处理器指令扩展技术对算法进行优化实现是当前研究重点之一。针对SM4算法,提出了一种基于KCPSM6微处理器指令扩展的算法优化实现方法。该方法实现了兼具密钥扩展函数和加解密函数功能的指令扩展单元,新增4个数异或计算的扩展指令,并采用双端口RAM交互接口设计了一款资源占用低的硬件电路结构。实验结果显示,LUT资源仅占用134个,相比不包含指令扩展的方法,所提方法消耗的时钟周期至少降低了71.38%,速率最大提升了4.79倍,有效实现了在较低硬件资源占用的情况下提升算法性能。

基于指令集映射的汇编语言教学探索

X86、MIPS、ARM是本科生课程中最常见的三种汇编语言指令集,其中X86指令集代表复杂指令集(CISC),MIPS、ARM则代表精简指令集(RISC)。X86指令集一般用于汇编语言程序设计的入门教学;MIPS、ARM指令集一般用于计算机组成原理、计算机系统结构等课程中的计算机底层逻辑教学。在实际教学中,由于学时有限,难以覆盖上述所有指令集;然而,各类指令集都可能出现在实际的应用场景中。以教学实践为基础总结了在X86汇编语言课程中,引入MIPS和ARM汇编语言的方法,分析了三种汇编语言对应硬件结构的异同之处,提出了一种以功能为核心的多汇编语言指令集映射方法,并给出了基于该方法的部分指令对应关系以及实现同一功能的不同汇编代码示例,为多汇编语言教学课程建设提供基础。

Design and Application of Instruction Set Simulator on Multi-Core Verification

Instruction Set Simulator （ISS） is a highly abstracted and executable model of micro architecture. It is widely used in the fields of verification and debugging during the development of microprocessors. However, with the emergence of Chip Multi-Processors, the single-core ISS cannot meet the needs of microprocessor development. In this paper, we introduce our multi-core chip architecture first, after that a general methodology to expand a single-core ISS to a multi- core ISS （MCISS） is proposed. On this basis, a real-time comparison environment is created for multi-core verification, and the problems of multi-core communication and synchronization are addressed gracefully. With the ＂save and restore＂ mechanism, the verification procedure and the debugging are speeding up greatly.

基于函数调用指令特征分析的固件指令集架构识别方法

不同的固件常采用不同的指令集架构,固件指令集架构的识别是对嵌入式固件进行逆向分析和漏洞挖掘的基础。现有研究和相关工具在针对特定类型的嵌入式设备固件指令集架构识别时存在识别正确率低、误报率高的情况。针对上述问题,提出了一种基于函数调用指令特征分析的固件指令集架构识别方法,通过同时利用指令中操作码和操作数所包含的信息识别目标固件中的函数调用指令,将其作为关键特征实现对不同指令集架构的分类,并基于该方法开发了原型系统EDFIR(Embedded Device Firmware Instruction set Recognizer)。实验结果表明,相比IDAPro,Ghidra,Radare2,Binwalk以及ISAdetect这些当前应用最广泛和最新的工作,该方法具有更高的识别正确率、更低的误报率并具备更强的抗干扰能力,其对1000个真实设备固件的识别正确率高达97.9%,比目前识别效果最好的ISAdetect提升了42.5%。此外,相关实验还证明,即使将分析规模缩小至完整固件的1/50,所提方法仍能保持95.31%的识别正确率,具有良好的识别性能。

基于AVX512的格密码高速并行实现

量子计算的迅速发展可能对当前广泛使用的公钥密码算法造成严重威胁。格密码因优秀的抗量子安全性和高效的计算效率在后量子密码中占据重要地位。美国国家标准技术研究院于2022年5月公布4个后量子密码标准,其中3个是格密码算法,Kyber算法便是其中之一。随着后量子密码标准的确定,Kyber算法高效实现的需求日益增加。基于512位高级向量扩展(AVX512),对Kyber算法进行优化与高速并行实现。使用惰性模约减、优化的蒙哥马利模约减及优化的快速数论变化等技术,充分利用计算机的存储空间,减少大量不必要的模约减操作,提高多项式计算的效率与并行性。采用冗余比特技术,增强多项式抽样过程中比特的并行处理能力。通过AVX512的512 bit位宽和8路并行实现哈希运算,并对其产生的伪随机比特串进行合理调度,充分发挥并行性能。基于AVX512指令集高速并行实现Kyber上的多项式计算和抽样,并进一步实现整个Kyber公钥加密方案。性能测试结果表明,与C语言实现相比,基于AVX512实现的密钥生成和加密算法获得了10~16倍的加速,解密算法获得了约56倍的加速。

基于ARMv4指令集的RISC微控制器设计

嵌入式系统在很多领域有着广泛的应用。嵌入式系统的核心是微控制器,其性能会直接影响整个系统。现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)器件间具有低延迟、高可靠性以及实时性,使其在实现高速控制方案等应用场景十分适用。微控制器与FPGA结合,使得嵌入式系统更加灵活。为了在FPGA系统实现微控制器的功能,基于ARMv4指令集设计微处理器内核,并基于一些其他开源知识产权(Intellectual Property,IP)核设计了一款满足基本需求的微控制器。整个微控制器包括微处理器内核,串行外设接口(Serial Periphera Interface,SPI)控制器、通用串口、定时器、通用输入输出(Input Output,IO)接口、外部中断以及中断控制器。该微控制器作为一个软核应用于FPGA系统,并在FPGA测试板上完成原型验证。结果表明,整个设计实现了完整的微控制器功能,能够满足FPGA对微控制器软核的需求。

Asynchronous Complex Pipeline Design Based on ARM Instruction Set

This paper proposes an asynchronous complex pipeline based on ARM-V3 instruction set. Muller pipeline structure is used as prototype, and the factors which may affect pipeline performance are analyzed. To balance the difficulty of asynchronous design and performance analysis, both complete asynchronous and partial asynchronous structures aere designed and compared. Results of comparison with the well-Rnown industrial product ARM922T verify that about 30% and 40% performance improvement of the partiM and complete asynchronous complex pipelines can be obtained respectively. The design methodologies can also be used in the design of other asynchronous pipelines.

下一代云计算基础设施架构与关键技术

云计算不仅是一种商业模式,更加是软硬件技术集大成者,通过基础设施软硬件服务整合、资源高度集约,以更加灵活、可扩展的方式支持数字化业务的变革和创新。基于云计算市场趋势和业务需求的迭代更新,提出了下一代云计算基础设施架构,包括分布式的云网资源、通智融合的软硬件基础设施及异构管理及协同调度平台,并通过介绍各组件功能范围和关键要素,引出下一代云计算高效能、广分布和超大规模等特性。由于云计算新型基础设施层是下一代云计算技术创新的热点,从算力、运力和存力3方面分别介绍了云基础设施软硬件资源的关键技术,并分析了平台层的资源纳管和协同调度技术,最后对下一代云计算基础设施相关技术进行了展望。