UART自适应波特率发生器的设计与仿真

为提升各种微处理器与嵌入式系统的通信波特率,文章对传统波特率自适应检测技术加以改进,基于FPGA和Verilog HDL硬件描述语言设计一种可灵活高效配置波特率参数的UART模块。首先改进传统的通过发送固定数据检测波特率的技术,利用特征值匹配法结合查表比对法设计自适应波特率发生器,实现自动高效检测波特率,完成相应参数配置。然后采用Modelsim对各模块功能进行系统级仿真。仿真结果表明,该波特率发生器能够自动建立串口通信链路,数据传输稳定可靠,提高了检测效率,减少了系统资源开销。

一种新颖的UART自适应波特率发生器的设计

实现了一种应用于UART中的自适应波特率发生器的设计。设计通过使用计数器和边沿检测器对串行线路上的一个低电平周期进行精确计数,然后经过一系列比较迭代,最终得出串行线路数据波特率。利用Quartus软件工具完成电路物理设计、仿真及综合,结果表明电路能正确地探测出串行数据波特率。最后将电路实现于CycloneII系列FPGA上。运用该电路可以简化UART接收器部分设计。

L82C52串行控制器研制

本文简明介绍了L82C52串行控制器的主要功能、制造工艺和测试，并对其基本电路及版图设计特点进行了较详细地分析。

基于AHB总线UART核的设计

本文介绍一种能够挂载于高速总线AHB的UART核。它充分利用了AMBA2.0协议对高速总线通信方式的规定,实现了慢速设备与高速总线的兼容。设计的一种自适应波特率发生器,通过对串行线路上的数据位进行精确周期采样计数,能够自动得出串行数据波特率;本设计同时在数据链路层实现了一个协议转换模块,通过规定协议的方式完成UART帧格式与AHB数据格式的相互转换,而协议中增加的自控信息,使得串行数据能够更快的转换成高速总线上的并行信号。该IP采用硬件描述语言(VHDL)设计,核心部件采用有限状态机(FSM)实现,最终形成可复用的IP软核。

UART IP核的设计及其FPGA实现

为了提高UART IP核的可重用性和灵活性,将其中波特率发生器模块设计成自适应的波特率发生器,同时采用异步FIFO作为UART与外部数据交换的缓冲器,实现处理器与UART接口的速度匹配.以IP核的参数化设计为基础进行Verilog HDL编码,在Modelsim SE 6.0上进行仿真验证,然后应用Synplicity公司的SynplifyPremier 9.6.2和Synopsys公司的DC 2008分别进行综合优化,并在FPGA上加以实现.结果显示,所提出的设计功能正确,可重用性强.

基于导航基带芯片的UART的设计和仿真

设计了一款带自动波特率检测且误差较小的UART模块,旨在获得良好的通信功能。该模块支持全双工的串行数据传输和红外通信功能,且支持DMA模式以减少CPU的占用时间。UART的发送和接收通道各有一个FIFO模块。最后,利用Verilog语言的硬件实现方法在FPGA平台上进行了验证。

UART波特率发生电路设计

设计了一种基于"ATD+迭代法"的UART波特率发生电路。波特率发生电路中的ATD电路用于监测串行数据的变化,并在串行数据的边沿(上升沿或下降沿)输出低电平信号。波特率探测电路对ATD电路的输出信号的低电平和高电平分别进行计数,该计数值和保持寄存器中存储的最小值比较,若前者小于后者,则保存寄存器中的最小值被该计数值取代,若前者大于后者,则保存寄存器中的最小值不变。经过一段时间比较迭代,最终得到设计需要的最小值,从而通过波特率发生器正确地输出串行数据的波特率。

P89C669的双串口调试

P89C669是基于PHILIPS半导体新51MX内核的首类Flash微控制器代表。它包含两个全双工增强型的UARTS,并自带一独立的波特率发生器。这款芯片的重要特点是具有双串口,扩展的第二个串口采用波特率发生器进行串行通讯,其功能与扩展51MX的设置方式基本相同。