一种计算mBnB编码数据相关性抖动峰峰值的方法

从信道响应函数出发,推导了高速串行通信中计算数据相关性抖动的一般公式,结合mBnB编码规则,提出了以单位脉冲响应的幅度作为权重的优先迭代算法,求得使数据相关性抖动取得极值的mBnB编码序列,进而计算数据相关性抖动峰峰值.利用实测得到的信道参数验证了该算法,相比于发送大量随机mBnB编码码流来遍历搜索数据相关性抖动极值的方法,该方法计算简单,且误差小,能够快速准确地得到mBnB编码码流的数据相关性抖动的峰峰值,并可据此评估不同mBnB编码的抖动性能.

JESD204B接口协议中的8B10B编码器设计

基于JESD204B接口协议设计和实现了一种新型8B10B编码器。利用极性信息简化编码码表;利用3B4B与5B6B并行编码提升电路工作频率;利用人为加入一位均衡信息,减少逻辑处理层数。仿真结果表明,电路单元面积1 756 mm2、功耗1.13 m W及最大工作频率342 m Hz,相较于传统方法具有一定的改进且完全符合JESD204B协议规范。可应用于基于JESD204B接口协议的高速串行接口的设计中。

使用纠错技术的8b/10b编码器设计

文章探讨了应用于高速串行数据传输系统中的8b/10b编码技术以及BCH乘积码编码技术,提出了具有纠错功能的8b/10b编码器。整个设计方案以Verilog实现,经过综合和验证,结果表明该设计方案满足高速串行数据传输的需要。

采用并行8b/10b编码的JESD204B接口发送端电路设计

为解决高速数据采样器采样数据的准确传输问题,对高速串行数据传输协议JESD204B进行了研究和设计.采用了一种名为并行编码的8b/10b编码电路,以减轻系统时钟的负担,提高数据传输速率,完成了发生器接口电路的设计.结果表明设计的接口电路功能正确,性能满足高速数据传输的要求;并行8b/10b编码电路可以显著提高数据传输率,降低系统时钟的要求.

8B/10B编码器的设计及实现

本文介绍了8B/10B编码技术,提出了一种简单、实用的8B/10B编码器的实现方法,并且采用Verilog语言设计了一种通用的软核。通过在FPGA器件上进行测试,电路稳定、可靠,可直接嵌入到需要8B/10B编码功能的收发器电路中。

基于8B/10B编码的高速长距离可靠传输设计

工程项目经常需要在恶劣的环境下进行数据的采集与分析,考虑到测试人员的安全,通常采用远距离传输方案。基于此,文中提出一种在传输过程中实现直流平衡的8B/10B编码的传输方案。传统的传输技术一般使用传输速度稳定的RS 422和RS 485,但二者传输速度较慢且均达不到240 Mb/s的高速传输要求。所提方案使用LVDS高速长线传输链路的可靠性设计,将LVDS作为数据的高速硬件接口,并在电路设计上加入缓冲器与驱动器来增加电路驱动能力和补偿远距离传输的数据损耗。另外,在逻辑设计中加入8B/10B编码机制来提高数据的可靠性,从而实现远距离传输。经验证,所设计系统工作稳定,串行数据在240 Mb/s的传输速率下,可实现在长度100 m的LVDS专用屏蔽双绞电缆的无误码率传输。

4B/5B编码的再调制WDM-PON系统分析与实现

在输入RSOA功率和数据编码方式不同的情况下,为了解决下行信号对上行再调制信号的串扰问题,研究了上行信号的误码率(BER)性能,并采用了下行2.5 Gb/s,上行1.25 Gd/s的非对称数据传输,4B/5B编码的下行信号再调制的波分复用无源光网络(WDM-PON)系统模型。最后通过MATLAB编程实现4B/5B编码,并在Optisystem软件中进行联合仿真。实验结果表明相对于NRZ编码和Manchester编码,4B/5B编码再调制系统可将编码效率提高到80%。

基于6B/10B编码的RS422遥测通信技术研究

RS422以其低成本、高可靠性的特点,广泛应用于工业和防务的通信接口。但同时由于自身传输速率慢和传输距离短的缺点,使得它的应用范围局限于低速、近距离传输。针对此类问题,对制约RS422传输速率和距离的原因进行深入的分析,提出了一种在软件上提升接口通信速率的方法,对RS422数据进行6B/10B编码,增加电平的转换使处理器更好地进行边沿判断;编码中去掉了传统8B/10B编码中的直流分量,实现编码的唯一性,并且具有一位纠错功能。实验证明,通过增加编码的方式使得RS422的传输速率更加接近于理论值,对工程上提高RS422的吞吐率有一定的借鉴意义。

一种5B6B编码改进技术

光纤数字通信系统中采用线路编码是一种趋势,可以采用的线路编码很多,比较常用的线路码型就是mBnB码型。通过介绍5B6B编码原理,分析比较了两种编码方案,讨论了两种编码的性能。对改进的一种编码方案实现了基于matlab的5B6B编码,有效降低了误码扩散系数,实现了最大相同码元连码数少、定时信息丰富、尽量少的直流分量。

光纤通信中8B/10B编码器的设计与实现

为了满足光纤通信系统中对线路编码的特殊要求,在深入分析现有8B/10B编码原理的基础上,提出了一种新的将同步块分组法与查找表法相结合的8B/10B编码方案。此方案的优势在于能在同一时钟下同步完成3B/4B编码和5B/6B编码,进而通过Disparity和Running Disparity这两个参数来控制编码后的4 bit数据和6 bit数据,使之结合为10 bit并行数据,最后通过串化器转化为高速的串行数据进行输出。整体设计方案用VHDL硬件语言实现了算法的描述,并在QuartusⅡ软件平台上实现了整个编码器的电路综合和波形仿真,结果表明该方案具有占用资源少、编码速度快、实时性好、可靠性高等优点,并且充分满足光纤通信中对高速数据传输的要求。

新型8B/10B编码方案的设计与实现

在研究了8B/10B编码原理以及内在相关性的基础上,提出了一种新的8B/10B编码方案。利用并行处理方法,在同一个时钟下同时并行处理多组数据的编码工作,从而提高编码电路的输出时钟频率。实验结果表明所设计的8B/10B编码电路在时钟频率为500 MHz下可正确地实现对8 bit数据进行编码,能够满足高速串行接口的设计要求。

基于CPLD的8B10B编码器模型的设计

本文在Altera公司开发的Quartus II开发平台上,利用EDA技术,采用VHDL程序设计输入和原理图设计输入混合设计的方式,基于FPGA数字集成电路提出一种简单实用的8B10B编码器的实现方法,完成8B10B编码器模型的设计.其输入输出特性满足8B10B基本原理和核心算法,实现了设计的要求.

一种应用于8B/10B编码串并转换电路的低功耗LVDS接收器设计(英文)

低电压差分信号(LVDS)是串并转换电路(SerDes)的一种主流接口技术。本文设计并实现了一种适合于8B/10B编码串并转换电路的LVDS接收器(Receiver)。本设计的指标完全兼容IEEEStd1593.3-1996标准。它支持最大0.05V至2.35V的共模电平输入范围,最小100mV的差模输入,能够在至少40英寸FR4带状线上达到1.6Gb/s的接收速率,平均功耗3mW。电路设计基于0.18μm1.8V/3.3V CMOS工艺,同时采用了3.3V器件和1.8V器件。

一种雷达信号处理芯片的8B/10B编码电路设计

为满足某雷达信号处理芯片与系统中其他功能单元的高速互联,在芯片中专门设计了Ser-Des接口模块,并对其核心部件8B/10B编码器进行了重点设计和Verilog实现[1]。根据8B/10B编码理论对编码电路进行模块划分和逻辑优化,尤其是将数据字符编码模块d-code划分为5B/6B、3B/4B编码查找表和逻辑输出模块。其中查找表进行简单的数据映射,逻辑输出模块通过特定函数实现极性转换和组合输出。基于该方案的8B/10B编码器结构简单、逻辑清晰、资源占用率少,并且可以作为IP核实现重复利用。

基于光纤通信的多路并行8B/10B编码设计

本文在原有8B/10B编码原理的基础上,利用并行原理和流水线操作,设计了一种新的多路编码器。此方法不仅能同时完成3B/4B和5B/6B编码,还能并行处理多组8B/10B编码,最后结合极性偏差和当前不平衡度将其整合为一路校正数据输出。与传统编码器的顺序转换输出相比,该编码器极大地提高了编码速率,减少了输出等待时间。

一种8 Gsps模数转换器中的8B10B编码电路设计

根据JESD204B协议,设计了一种应用于8 Gsps 12 bit模数转换器(analog-to-digital,ADC)接口电路中的8B10B编码器。该编码器采用双字节并行实现方案将系统时钟由500 MHz降低至250 MHz,通过添加1 bit均衡指示位,使得极性信息先于编码结果产生,减少了极性计算与传递引起的延迟;使用负极性编码,减小对查找表资源的使用。实验结果表明,该编码器能够支持12.9 Gbps的最大通道传输速率,相比级联型编码器和单字节编码器数据传输速率更高。所设计的编码器能够满足8 Gsps 12 bit模数转换器的应用需求。

一种用于1000BASE-X物理层的8B/10B编码器设计

介绍了1000BASE-X物理编码层和物理层系统的设计,为了解决高速光纤传输过程中基线漂移和码流不平衡的问题,1000BASE-X物理编码层采用8B/10B编码算法。基于8B/10B编码规则和8B/10B编码内在相关性的分析研究,设计了一种查表法和组合逻辑法相结合的8B/10B编码器,通过硬件语言Verilog HDL实现了编码算法,并在QuartusII和Modelsim上进行综合和功能仿真验证,仿真结果表明该方法的逻辑资源面积占用小、编码速度快、可靠性高。

基于FPGA的8B/10B编码器的设计与实现

本文对8B/10B编码器的设计及FPGA实现进行了研究,提出了一种基于查找表法的8B/10B编码器设计方法,讨论了8B/10B编码的基本原理,给出了基于查找表法的8B/10B编码器设计及FPGA实现,并进行了仿真验证,结果符合设计预期。

长链非编码RNA CYP1B1-AS1对急性髓系白血病细胞增殖和迁移的影响及机制实验研究

目的:探讨长链非编码RNA(lncRNA)CYP1B1-AS1对急性髓系白血病细胞增殖和迁移的影响及机制。方法:实时荧光定量PCR(RT-qPCR)检测CYP1B1-AS1在急性髓系白血病细胞系THP-1、NB4、HL-60、KG-1、SKM-1和骨髓基质细胞HS-5中的表达量。通过5-氮杂-2’-脱氧胞苷(5-Aza-CdR)处理急性髓系白血病细胞系,RT-qPCR检测5-Aza-CdR对CYP1B1-AS1表达的影响。根据转染物不同分别将HL-60细胞分为NC组和CYP1B1-AS1组。克隆形成实验和划痕实验依次检测HL-60细胞的增殖和迁移能力。双荧光素酶实验验证CYP1B1-AS1与微小RNA(miR)-1306-5p的靶向关系。RT-qPCR检测CYP1B1-AS1对HL-60细胞miR-1306-5p表达的影响。免疫印迹法检测CYP1B1-AS1对HL-60细胞周期蛋白依赖性激酶2(CDK2)、细胞周期素E(Cyclin E)和转录因子(Twist)、纤维连接蛋白(Fibronectin)表达的影响。结果:与HS-5细胞比较,CYP1B1-AS1在急性髓系白血病细胞系中表达量降低,且HL-60细胞系中CYP1B1-AS1表达量最低(均P<0.05)。5-Aza-CdR能够明显促进急性髓系白血病细胞系中CYP1B1-AS1的表达(均P<0.05)。与NC组比较,CYP1B1-AS1组HL-60细胞增殖能力和迁移率降低(均P<0.05)。过表达miR-1306-5p能够抑制野生型CYP1B1-AS1的荧光素酶活性(P<0.05)。与NC组比较,CYP1B1-AS1组HL-60细胞中miR-1306-5p表达减少,细胞增殖和迁移相关蛋白CDK2、Cyclin E、Twist、Fibronectin表达降低(均P<0.05)。结论:过表达CYP1B1-AS1可能通过靶向下调miR-1306-5p表达抑制急性髓系白血病细胞的增殖和迁移。