Barrel Shifter的三种实现方案

本文详细地研究了现代RISC微处理机的一个重要功能部件BS(Barrel-Shifter)的三种实现方案,并从VLSI实现的角度对三种方案进行了比较,根据比较结果,最后决定在我们自行设计的32位嵌入式定点RISC微处理机中将采用部分译码的方案。

X-DSP ALU与移位部件的设计与实现

针对DSP CPU的算术运算逻辑单元(ALU)与移位部件在性能、功耗与面积上面临的挑战,研究了X型DSP的CPU体系结构,在对X型DSP ALU部件和移位器部件相关指令进行归类分析的基础上,设计实现了ALU部件和移位器部件。采用Design Compiler综合工具,基于SMIC公司0.13μm CMOS工艺库对ALU移位部件进行了逻辑综合,电路功耗共为4.2821 mW,电路面积为71042.9804μm2,工作频率达到250 MHz。

MPEG-4视频变长码并行解码器硬件实现

提出了一个MPEG 4变长码并行解码器的硬件设计.采用桶形移位器、基于PLA的并行解码算法等方法使得每个时钟周期解一个变长码码字.通过将码表改造、分割长码表为几个短码表并行查表、使用流水线技术等措施减少关键路径的延时以提高工作频率,保证了MPEG 4ASP@L5格式码流的实时解码.

α/β类蛋白折叠中π-π相互作用的特异性

以α/β类蛋白的2种典型折叠类型为研究对象,对205个低相似度蛋白样本中的π-π相互作用进行统计分析.计算结果表明,(α/β)8-barrel折叠中π-π相互作用的分布密度高于经典Rossmann折叠,且在关键的局部区域的差异更加显著;芳香族氨基酸在(α/β)8-barrel结构中更容易形成π-π相互作用;色氨酸对应的3种π-π相互作用组合在(α/β)8-barrel折叠中出现的几率显著高于经典Rossmann折叠;(α/β)8-barrel折叠中π-π相互作用形成复杂π网络的能力强于经典Rossmann折叠.上述结果表明,π-π相互作用在α/β类蛋白的不同折叠类型中存在特异性,其在稳定(α/β)8-barrel结构中的作用强于经典Rossmann折叠.

基于IEEE802.16e的LDPC编译码方案设计及实现

文中提出了基于IEEE802.16e协议的LDPC码编译码器设计方案。在编码方案中,采用线性复杂度编码,设计了部分译码桶式移位器实现其核心部件矩阵向量乘法器,提高了编码速度,降低了逻辑资源占用量。在译码方案中,针对LOG-BP算法中非线性运算较复杂,译码过程中校验节点更新模块信息量大,消耗资源多的问题,提出用CORDIC算法实现校验节点更新模块,较之传统的LUT方法,节省了大量硬件资源。实验结果表明,本方案在保证LDPC编译码速度和性能的前提下,节约了硬件资源。

一种嵌入式RISC微处理器的整数部件设计

文章介绍了一种与ARM7TDMI兼容的32位嵌入式RISC微处理器核NPUARM的设计。重点讨论了其中的整数执行部件的设计,包括ALU、乘法器、桶式移位器、寄存器堆等重要执行部件。NPUARM的设计采用top-down方法,用VerilogHDL语言描述,经过仿真、综合、布局布线后,验证设计完全符合预定的结果。

一种可配置的桶式移位器的设计

根据 CPU中指令的不同 ,实现了一种可配置的桶式移位器 ,可以将移位器配置为通用移位器或对位移位移位器 .采用这种桶式移位器 ,可以使采用部分译码方式的移位器在原有功能的基础上增加对位右移的功能 ,并同时产生满足 IEEE舍入要求的附加位 .在增加少量控制逻辑的基础上 ,使浮点运算的对位移位器与定点运算实现移位操作的通用移位器合二为一 ,增强了桶式移位器的可复用性 ,减少了 CPU芯片的面积 ,不需增加关键路径的长度 ,电路布线规整 ,易于 VL

基于量子可逆逻辑的桶型位移器设计

桶型位移器是高速处理器的常用部件,可在单周期内对数据字实现指定位数的位移操作,在量子可逆逻辑电路的基础上,提出了有n个输入位和m个控制位的位移器,记为(n,m)位移器。为综合可逆的位移器,提出了基于置换群分解的新方法,仅使用(3,1)位移器与控制交换门,快速生成较小量子代价的任意控制位移器,可将最小的k个相应的(n,1)位移器级联,生成可任意位移的(n,k)桶型位移器。

利用BS产生浮点运算附加位的两种方法

本文介绍了在浮点数加减运算中利用桶式移位器产生附加位（保护位。

32位桶式移位寄存器FPGA实现

桶式移位寄存器是CPU中常用的一个部件,在集成电路设计中通常用晶体管实现。随着FPGA的性能的提高和推广,许多用户开始用FPGA实现微处理器的功能,其中桶式移位寄存器的设计对系统的性能有较大的影响。本文提出了三种桶式32移位寄存器的设计和实现方法,给出了实现结果。

TMS320C54X数字信号处理器内部CPU简介

本论文简单介绍了TMS32 0C5 4X数字信号处理器的内部CPU的各个组成部分 ,使读者对其有一个初步的了解和认识。

一种有效的八位MCU桶形移位器BIST电路

针对8位微控制器(MCU)数据通道中桶形移位器的可测试性问题,提出了一种新颖的确定性内置自测试(BIST)电路设计方案,并对其进行了验证。该方案采用5个D触发器,在16个测试时钟周期内产生16个测试矢量,可完成对8位桶形移位器100%故障覆盖率测试。本论文的电路设计方案也可应用于一般2N位(N≥4)桶形移位器的可测试设计。

用PLD实现桶形移位器的功能

PLD器件具有灵活方便,设计周期短、保密性强等特点,可反复编程。

面向物联网的SM4算法轻量级实现

SM4算法是我国公布的第一个商用分组密码算法,目前已经得到了广泛的应用。为更好地适应物联网中资源受限设备处理能力低、存储空间小等特点,设计并实现了基于资源重用的SM4算法轻量级处理架构。子密钥扩展和轮函数交替使用核心电路完成子密钥生成及加/解密运算,无需额外存储32轮迭代所需子密钥。密钥存储和检测电路以及可正/逆序生成固定参数的实时生成电路,可大幅提高解密处理效率。实验结果表明,所设计的轻量级处理架构资源占用小、品质因数高,非常适合于在物联网中资源受限设备上使用,具有广阔的应用前景。

一种新型的FFT地址发生器集成电路的设计

本文通过对ＦＦＴ计算流图的分析，得到了ＦＦＴ计算过程中连续参加蝶形运算的结点数据和三角常数ＷＮＫ的地址产生规律，并总结出逻辑表达式．在此基础上设计了一种新型的ＦＦＴ地址发生器．与传统设计方法相比，减少了晶体管数量，提高了速度，经逻辑模拟验证了设计上的正确性．由电路模拟可知，采用２μＣＭＯＳ工艺制作时，可达到５０ＭＨＺ的工作频率．

部分译码方式桶式移位器及其VHDL实现

在现代高速微处理芯片中,为了使各种位数的移位操作都能在单个周期完成,普遍采用桶式移位器。采用部分译码方式的桶式移位器,以其诸多优点,在芯片中得到广泛应用。文章介绍了其设计原理及其语言实现。

高速桶式移位器的设计研究

文章基于传统的部分译码桶式移位器,对其关键路径进行了改进,根据移位的特点,引进了一种逆序变换方法以达到数据路径与控制路径的平衡,并据此提出了一种折叠式的电路结构以减少连线延迟和面积,改进后BS的关键路径由一级三输入与非门和一级缓冲器组成,实现高速桶式移位器设计。用SMIC0.13!m/1.2V工艺仿真结果显示新结构的桶式移位器的关键路径延迟为0.5ns,比传统结构延迟时间缩短了38%。

H.264指数哥伦布码解码部件的硬件设计和实现

提出了一种针对H.264视频编码标准的变长码-指数哥伦布码解码的硬件设计结构,对传统的桶形移位器进行优化,主要采用基于PLA的并行解码算法以达到实时解码,同时辅助使用串行解码算法降低硬件资源消耗,保证在能够对符合H.264标准baselineProfile的码流实时解码的基础上优化了电路资源,给出实现该硬件结构对应的FPGA仿真结果及其ASIC硬件规模。

一种DSP桶形移位器的设计与优化方法

移位器单元是数字信号处理器中的重要运算部件,提出了一种桶形移位器的设计实现,应用新的移位器级间互联方案,并采用改进的2-1选择器对其电路的结构做了进一步优化.实验及仿真结果表明,提出的方案对移位器的功耗和面积有了较大改善,从而有效地提高了处理器的性能.采用本移位器设计的数字信号处理器已在SMIC0.18μmCMOS工艺下流片成功.

桶式移位器的行为级模拟

以专用32位浮点MSC微处理器芯片中部分译码的桶式移位器（BS）为例，介绍用VHDL语言对其进行行为级模拟的方法。讨论了利用VHDL语言进行行为级模拟描述的问题，简要介绍部分译码方式的BS，较详细地给出了用VHDL语言对部分译码的BS进行行为级模拟的描述算法。