CABAC算术编码器硬件优化实现

为了解决上下文自适应二进制算术编码器(CABAC,Context-based Adaptive Binary Arithmetic Coder)硬件实现吞吐率难以提高的问题,提出了基于数据流动态特性的电路优化方法.通过建立算法的数据流模型,提取出限制硬件实现性能的数据流反馈环路.针对上下文环路,采用3条迭代周期不同的子环路更新具有不同依赖周期的上下文变量,提高了时钟频率和吞吐率;对于字节打包环路,通过提取一类可简化电路结构的数据元素,并为之构建快速旁路,增加了环路的处理速度.基于上述方法并辅以基本的电路优化手段,设计实现在现场可编程门阵列(FPGA,Field-Programmable Gate Array)平台上频率可达309MHz,并且每个时钟周期处理一个编码符号.

基于区间划分的快速重归一化算法

重归一化是H．264／AVC标准二进制算术编码器的一个关键部分，在算术编码器中，重归一化计算量很大，严重制约了算术编码器的效率；同时重归一化算法是一个按位操作过程，很多情况下通过运行一次重归一化算法并不能完成重归一化操作，因此消耗了大量编码时间。为了减少编码时间，针对影响重归一化速度的瓶颈问题，提出了一种基于区间划分的快速重归一化算法。根据重归一化循环次数提出六种不同的区间划分标准来去除H．264／AVC重归一化算法中消耗大量编码时间的按位操作过程；通过去除重归一化的循环过程，使得算法在单位时间内向编码流中输出更多的比特数，能够更好地满足实时性的要求。实验表明，快速重归一化算法在原重归一化算法基础上减少了21．9％-26．7％的重归一化次数和14．5％～33．7％的编码时间。

用于H.264视频编码的快速检错算术码编解码算法

在H.264/AVC标准的M Coder[2]基础上提出了一种增加检错能力的快速二进制算术编解码算法。通过合理安排禁用符号在编码区间中的位置,减少禁用符号数目,消除了乘法运算,从而降低了运算复杂度。理论分析和实验结果表明,在编码效率和检错能力变化不大的情况下,本算法提高了编解码器运算速度,具有实际意义。