基于FPGA的误码仪内核设计

实现了一种基于FPGA的误码仪内核设计,利用FPGA芯片内部的PLL提供高速全局时钟,使用硬件编程语言VHDL编程实现了传输速率在1～20 Mb/s内分段可调,29-1位、215-1位、223-1位3种序列长度的伪随机码码型可选,可手动发送误码以及智能失同步置位的误码检测等误码仪主要功能,并在最后给出了仿真结果.

基于DS2172和DS21554的误码测试仪设计

介绍了一种采用误码专用测试芯片DS2172和E1接口芯片DS21554的误码测试仪的设计方案。该误码测试仪可以完成2048 kbps速率及一些较低速率的误码测试,提供E1接口及TTL接口两种模式,同时提供伪随机码和人工码两种测试码型,详细介绍了具体的硬件电路设计和具体的软件设计。设计结果表明该误码仪可以完成误码测试、误码统计及误码率的计算,能够满足数字传输系统常见故障的检测需求。

一种基于FPGA的高速误码测试仪的设计

误码测试仪是检测通信系统可靠性的重要设备。传统的误码测试仪基于CPLD和CPU协同工作,不仅结构复杂,价格昂贵,而且不方便携带。基于FPGA的高速误码测试仪,采用FPGA来完成控制和测试模块的一体化设计,提高了系统功能扩展性和系统的集成度,使得各个功能模块在不改动硬件电路的情况下可以相应变化。在发送端发送m序列作为测试数据,其测试速率最高可达到155 Mb/s。由于将物理层上的各协议层的功能集中到FPGA内部实现,减少了硬件和软件的设计复杂度,并且缩短了系统的开发的周期,具有可升级的特点。

基于DS2172的误码测试仪的设计

在数字通信工程中,误码率是检验数据传输设备及其信道工作质量的一个主要指标,给出了采用AT89C51单片机结合误码测试器DS2172实现简单误码测试仪的设计。

CS21354在手持式2M误码测试仪中的应用

CS21354微控制器芯片是一路的E1 PCM-30/ISDN-PRI收发器,集成时钟/数据恢复及发送E1脉冲成型的片内线路接口单元(LIU)及E1帧处理器(Framer)。它可在2M误码测试仪中实现2M数字口的所有测试功能,包括HDB3、AMI编解码、时钟提取,各种帧结构信号、各种测试图案和各种报警信号的产生和检测等。文中给出了CS21354在2M误码测试仪中的工作原理,论述了2M误码测试仪系统软件。

基于Windows CE的2M综合数字测试仪的设计与实现

基于ARM内核和Windows CE操作系统的2M综合数字测试仪可以对2M传输线路完成50b/s到2048kb/s速率的误码测试,可进行在线监测、离线监测、2M信号眼图测试,对数据进行详细分析,解决了误码统计和误码测试,以及误码率的计算等关键问题。这是一款体积小、重量轻、成本低、性能稳定的低速率误码测试仪。

一种误码仪控制方案的实现

提出了一种基于89C 55W D的误码仪控制方案。首先介绍了误码仪M CU的整体功能要求,接着提出了系统中各芯片的选择、片选和中断分配方案以及系统的整体硬件电路设计,然后阐述了系统中各个模块完成的相应功能,最后简单地说明了系统软件设计的各任务调度。

基于FPGA的误码检测设计

提出了一种基于FPGA的误码率检测的设计方法,使用一片FPGA及相关的外围电路,实现误码检测功能,并可通过FPGA内建的异步串行接口向主控计算机传递误码信息,也可以通过七段数码管实时显示一段时间内的误码率。

基于FPGA的E3误码仪的设计与应用

设计了基于FPGA的E3速率等级的误码仪(E3-BER),由伪随机码产生模块、两路信号比较模块、计数模块和显示模块4部分构成,分别用E3-BER和SDH分析仪(ANT-5)测试了基于FPGA的SDH E3复用/解复用系统,在相同的测量时间内(1星期),误码均为0。测试结果间接验证了设计的正确性。

基于FPGA的误码仪设计与实现

误码率是评价数据传输设备及其信道工作质量的一个重要指标,而误码仪作为通信系统的可靠性测量工具,广泛用于传输设备的生产调试、检验以及日常维护维修,旨在完成一个高斯衰落信道下数字基带系统的实现及其误码率性能的测试。借助FPGA实验平台,通过Verilog语言在FPGA芯片上编程以实现数字基带信号的产生、星座映射、基带成型、信道、匹配滤波、判决、解映射、误码计算等模块,并通过FPGA的数码管显示误码率。

嵌入式误码测试仪的设计

在分析了嵌入式误码测试仪的使用需求和设计原理后,提出了一种基于FPGA的嵌入式误码测试仪的实现方法。通过对该实现方法的同步性能、误码计算方式进行分析、仿真,证明本方法具有可靠的同步特性,同时能够保证误码计算的实时性和连续性。嵌入式误码仪的实现使终端本身具有了误码测试功能,便于终端的自检测试及辅助系统故障定位。

基于FPGA的误码仪IP核的设计与实现

提出了一种基于FPGA的误码测试仪IP核的设计方案,该IP核主要由发端模块和收端模块2部分构成:发端模块主要完成序列产生和时钟产生,不同序列长度的伪随机码码型可选,丰富了测试内容,并可手动插入误码,使得测试更接近于实际环境;收端模块主要完成序列同步和序列比对,并可实现智能失同步检测和置位,提高了误码仪的自愈能力。该误码仪IP核具有使用简单、测试内容丰富、误码测试结果准确等特点,最后给出了仿真结果。

基于STM32高速误码测试仪设计与实现

针对目前市场上主流的国外误码仪价格昂贵,操作复杂的现象,设计了一种基于STM32的高速误码测试仪。该仪器具有4个测试信道,每个信道能涵盖9.9~11.3 Gbps间的标准协议测试速率,支持多种伪随机码输出及误码率同步显示,具有良好触摸屏控制的人机界面。本文对该测试仪的硬件和软件进行了具体阐述。测试结果证明,该测试仪满足误码测试的需求,具有可靠性高,操作简单,价格较低的特点。

一种便携式误码测试仪的设计

误码仪是数字通信系统性能测试的重要仪器。设计采用国外专用集成误码测试芯片DS2172、E1接口芯片DS21554和单片机芯片AT89C52联合设计,全部采用高效低功耗芯片,并使用单电源工作,它是一款体积小、重量轻、成本低、便携式的低速率误码测试仪。

400Gb/s热插拔光收发模块测试系统研究

通信网络从100 Gb/s向400 Gb/s演进,是近年来的研究热点。光收发模块是其中的核心部件之一。光模块的测试是开发和生产过程中必须要面对的问题。在400 Gb/s光模块中引入了调制格式为四阶脉冲幅度调制(PAM4)的光电信号,其参数定义和测试方法不同于传统的不归零码(NRZ)信号。按照400 Gb/s热插拔光模块所依据的多源协议(MSA)标准、光接口标准和电接口标准,从实践的角度,介绍了测试板的组成结构、工作原理和设计要点。同时,结合测试设备厂商已经发布的产品,全面、详细地说明了由测试板和测试设备组成的测试系统,以及测试系统对光模块主要参数的测试原理和测试方法。根据测试框图,对QSFP-DD FR4光模块进行了实际测试。测试结果符合相关标准的要求。该研究为400 Gb/s光模块的后续量产打下了技术基础。

一种用于400 Gb/s光模块测试的低成本PAM4信号BERT

针对400 Gb/s光模块在研发和生产等环节中的测试需求,提出一种低成本四阶脉冲幅度调制(PAM4)信号比特率误码测试仪(BERT)的设计方案。首先,介绍了BERT的总体方案和实现原理,并分析了400 Gb/s光模块测试对BERT的需求和光模块内部数字信号处理(DSP)芯片的特点;其次,根据不同的应用场景,详细说明了BERT的2种硬件实现形式和软件设计要点;最后,对该BERT进行了实际测试,给出了PAM4电信号和光信号的实测结果,结果表明该BERT可以满足实际应用的需求。

基于DS2172误码测试设备的软硬件设计

误码测试设备采用工控计算机作为设计平台,WINDOWS 2000作为操作系统进行软硬件设计。采用专用误码测试芯片发送/接收测试码,使用大规模集成电路及可编程门阵列FPGA,接口电路包括专用接口和通用接口,其通用数据接口采用多协议接口芯片,能够支持RS422/RS232/V.35等V系列建议接口。采用友好的WINDOWS操作界面,有几十种测试码型,接口类型丰富,不仅能实时显示误码数、误码率和告警等测试结果,还可自动生成测试日志,方便用户对测试结果的输出及分析。

基于FPGA的高速误码率测试仪的硬件设计

结合FPGA(现场可编程门阵列)应用的实践及对高速误码率测试仪应用的研究,重点介绍了Xilinx公司Virtex-Ⅱ Pro系列FPGA的硬件设计,并叙述了高速误码率测试仪的组成原理,特别对高速误码率测试仪的实际硬件组成方案及PCB(印制电路板)设计时的考虑作了较详细的阐述。对利用FPGA进行高速PCB板设计有一定的指导意义。

基于SDH中E1信号映射解映射误码测试系统的研究

误码仪在通讯中起着至关重要的作用,是衡量一个通讯系统优劣的工具,传统的误码仪价格昂贵,操作复杂,不便于携带.以FPGA及其外围电路为硬件部分,在Quartus软件平台上,推出了基于测量SDH中E1信号映射解映射的误码仪,并根据实验的验证,符合工业化测量的需要.