4bit相位量化器的优化设计

以 4bit相位量化为例 ,讨论相位量化DRFM的关键器件—模数变换器 (亦称相位量化器 )的优化设计方法 ,提出相位量化器的拓扑结构。该拓扑结构具有对称性 ,可消除负载不平衡对量化精度的影响。简化DRFM的结构。

一种12bit连续时间Sigma-Delta ADC设计

文中提出一种连续时间sigma-delta模数转换器(ADC)。在sigma-delta调制器的设计中采用低功耗的三阶单环结构,并通过采用NRZ反馈脉冲响应及单bit量化器结构来降低非理想因素对电路的影响。仿真结果表明在25 MHz的采样频率下,可实现200 kHz的信号带宽以及70 dB的信噪比。其采用标准的0.35μmCMOS工艺,在3.3 V的电源电压下功耗仅为7 mW.

一种基于1 bit压缩感知的毫米波信道估计算法

针对毫米波大规模多输入多输出(MIMO)系统在接收端使用高精度模/数转换器的成本和功耗高等问题,文章提出了一种采用1 bit量化器的信道估计算法。该算法首先根据量化后的接收信号计算条件期望估计量化前的接收信号,然后利用毫米波信道在角度域的稀疏性,使用正交匹配追踪算法,每次迭代选取与当前残差最大相关的原子进行最小二乘估计。为了提升算法的有效性,文章同时提出了每次迭代选取多个原子的解决方案。仿真结果表明,文章所提算法的平均归一化均方误差是期望最大(EM)算法的1/10,且每次迭代运行时间为EM算法的1/20,其在有效性和可靠性等方面均有较大提升,在毫米波大规模MIMO系统信道估计应用中有一定的实用价值。

基于无载频脉冲雷达信号的高速数字采样方法与实现

该文针对无载频脉冲雷达信号周期重复性的特点,提出了一种全新的高速数字采样方法和原理。该方法利用FPGA的差分比较器端口构成高速1bit量化器,采用FPGA内部多相位时钟,对1bit数据流进行并行交替数字采样,并缓冲编码,从而获得上吉赫兹的等效数字采样率。通过将多个比较电平下的1bit采样数据进行累积,从而完成高速数字采样过程。在Xilinx的XC2V3000的FPGA中实现了该方法,获得了采样率达1.6GHz的8bit等效高速模数转换器功能。该设计方法不仅能够提高等效采样方式的效率,而且与高速实时采样相比,具有低功耗、低成本的优势,在实际中获得了良好的应用。