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BitmapAligner:Bit-Parallelism String Matching with MapReduce and Hadoop
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作者 Mary Aksa Junaid Rashid +3 位作者 Muhammad Wasif Nisar Toqeer Mahmood Hyuk-Yoon Kwon Amir Hussain 《Computers, Materials & Continua》 SCIE EI 2021年第9期3931-3946,共16页
Advancements in next-generation sequencer(NGS)platforms have improved NGS sequence data production and reduced the cost involved,which has resulted in the production of a large amount of genome data.The downstream ana... Advancements in next-generation sequencer(NGS)platforms have improved NGS sequence data production and reduced the cost involved,which has resulted in the production of a large amount of genome data.The downstream analysis of multiple associated sequences has become a bottleneck for the growing genomic data due to storage and space utilization issues in the domain of bioinformatics.The traditional string-matching algorithms are efficient for small sized data sequences and cannot process large amounts of data for downstream analysis.This study proposes a novel bit-parallelism algorithm called BitmapAligner to overcome the issues faced due to a large number of sequences and to improve the speed and quality of multiple sequence alignment(MSA).The input files(sequences)tested over BitmapAligner can be easily managed and organized using the Hadoop distributed file system.The proposed aligner converts the test file(the whole genome sequence)into binaries of an equal length of the sequence,line by line,before the sequence alignment processing.The Hadoop distributed file system splits the larger files into blocks,based on a defined block size,which is 128 MB by default.BitmapAligner can accurately process the sequence alignment using the bitmask approach on large-scale sequences after sorting the data.The experimental results indicate that BitmapAligner operates in real time,with a large number of sequences.Moreover,BitmapAligner achieves the exact start and end positions of the pattern sequence to test the MSA application in the whole genome query sequence.The MSA’s accuracy is verified by the bitmask indexing property of the bit-parallelism extended shifts(BXS)algorithm.The dynamic and exact approach of the BXS algorithm is implemented through the MapReduce function of Apache Hadoop.Conversely,the traditional seeds-and-extend approach faces the risk of errors while identifying the pattern sequences’positions.Moreover,the proposed model resolves the largescale data challenges that are covered through MapReduce in the Hadoop framework.Hive,Yarn,HBase,Cassandra,and many other pertinent flavors are to be used in the future for data structuring and annotations on the top layer of Hadoop since Hadoop is primarily used for data organization and handles text documents. 展开更多
关键词 Next-generation sequencing multiple sequence alignment MAPREDUCE HADOOP WHOLE-GENOME big data bit-parallelISM
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大规模定制家具加工中心多钻头并行作业的优化
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作者 欧阳周洲 吴义强 +2 位作者 陶涛 蔡丰 王迅 《林业工程学报》 CSCD 北大核心 2024年第2期175-183,共9页
大规模定制家具超高的生产效率与高度个性化的产品两大特征决定了其需要依赖高水平的信息化与自动化组织生产,是家具制造业智能制造的前沿领域。运用数控加工中心开展钻孔作业是调和个性化产品制造过程中的矛盾、实现柔性生产的重要手... 大规模定制家具超高的生产效率与高度个性化的产品两大特征决定了其需要依赖高水平的信息化与自动化组织生产,是家具制造业智能制造的前沿领域。运用数控加工中心开展钻孔作业是调和个性化产品制造过程中的矛盾、实现柔性生产的重要手段。当前,数控钻孔工序因其作业时间长且板件之间差异较大而往往成为制造过程中的瓶颈。为切实提高生产效率,本研究立足生产实际,从钻头与孔的位置关系中寻求突破口,提出了数控加工中心多钻头并行作业优化问题。以优化钻头排列为主要途径,减少下钻次数为核心目标,基于制造大数据与工艺规则挖掘信息并简化建模,采用差分进化算法求解钻头排列方案,进一步通过聚类算法探索出面向未来高自动化水平下的差异化钻头排列,形成了一套具有实际意义与普适性的优化方法。通过理论与实践验证了该方法的有效性,达到了缩减作业时间、提升加工效率的目的。对打通大规模定制家具制造瓶颈、推动定制家具智能制造具有一定的指导意义。 展开更多
关键词 大规模定制家具 数控钻孔 多钻头并行加工 差分进化算法 家具制造 智能制造
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Low-Complexity Bit-Parallel Multiplier over GF(2^m) Using Dual Basis Representation
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作者 李秋莹 洪振雄 周义昌 《Journal of Computer Science & Technology》 SCIE EI CSCD 2006年第6期887-892,共6页
Recently, cryptographic applications based on finite fields have attracted much attention. The most demanding finite field arithmetic operation is multiplication. This investigation proposes a new multiplication algor... Recently, cryptographic applications based on finite fields have attracted much attention. The most demanding finite field arithmetic operation is multiplication. This investigation proposes a new multiplication algorithm over GF(2^m) using the dual basis representation. Based on the proposed algorithm, a parallel-in parallel-out systolic multiplier is presented, The architecture is optimized in order to minimize the silicon covered area (transistor count). The experimental results reveal that the proposed bit-parallel multiplier saves about 65% space complexity and 33% time complexity as compared to the traditional multipliers for a general polynomial and dual basis of GF(2^m). 展开更多
关键词 bit-parallel systolic multiplier inner product dual basis Galois field GF(2^m)
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高速通信系统中并行CRC计算及电路实现
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作者 张丽果 张毅 +3 位作者 曾泽沧 肖杉 曹亚莉 王睿 《西安邮电大学学报》 2024年第1期71-80,共10页
针对高位宽数据情况下的循环冗余校验码(Cyclic Redundancy Code, CRC)电路计算工作频率较低以及资源占用过多的问题,设计并实现了一种并行CRC计算方法。该方法将CRC计算拆分为数据CRC计算和余数CRC计算两个部分,余数CRC计算由多个余数... 针对高位宽数据情况下的循环冗余校验码(Cyclic Redundancy Code, CRC)电路计算工作频率较低以及资源占用过多的问题,设计并实现了一种并行CRC计算方法。该方法将CRC计算拆分为数据CRC计算和余数CRC计算两个部分,余数CRC计算由多个余数CRC计算模块级联完成,数据CRC计算模块由固定逻辑表达式实现,对二者计算结果做模二加法即得到CRC计算结果。根据数据长度选择相应的数据CRC计算模块和余数CRC计算模块的组合,以适应高位宽可变数据长度的CRC计算。以100 Gbps远程直接数据存取(Remote Direct Memory Access, RDMA)通信系统中的1 024 bits数据位宽CRC-32的计算为例,在VCU118开发板上实现了该算法的硬件电路。实验结果表明,所提设计仅使用4 760个查找表和2 658个触发器,整个系统带宽最高可达97.85 Gbps,最高工作频率可达326 MHz。与其他相关方法相比,提出的方法具有较高的工作频率且资源占用较少。 展开更多
关键词 高速通信系统 循环冗余校验码 并行CRC计算 高位宽数据 远程直接数据存取
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弹载并行组合扩频解扩差错分析与逐次纠错方法
5
作者 王志强 丁丹 杨柳 《兵器装备工程学报》 CAS CSCD 北大核心 2023年第5期107-111,124,共6页
火箭弹传输系统要求弹载数据链在一定带宽内具有高速率、强抗扰等特性。传统扩频技术在高数据速率情况下,抗干扰能力差,并行组合扩频能够很好地解决这一问题。然而,并行组合扩频在低信噪比环境下解扩,将出现大量误码。根据并行组合扩频... 火箭弹传输系统要求弹载数据链在一定带宽内具有高速率、强抗扰等特性。传统扩频技术在高数据速率情况下,抗干扰能力差,并行组合扩频能够很好地解决这一问题。然而,并行组合扩频在低信噪比环境下解扩,将出现大量误码。根据并行组合扩频误码率公式,首次提出了并行组合扩频解扩差错分析,总结得出不同相关峰值解扩正确的概率。在此基础上,提出了解扩逐次纠错方法,该纠错方法依据解扩差错分析,以最大相关峰值为基础,根据发送端映射关系进行纠错,并将其应用到弹载传输系统。仿真分析表明:相较于传统并行组合扩频技术,该方法对并行组合扩频系统信噪比要求降低2 dB。 展开更多
关键词 并行组合扩频 误比特率 传输性能 信噪比
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一种基于FPGA的高速并行传输系统设计
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作者 毕涛 刘迪 +1 位作者 张大为 葛宝川 《现代信息科技》 2023年第1期58-60,63,共4页
该系统使用FPGA芯片完成了高速并行传输系统设计,其由并行数据发送端、并行数据信道、并行数据接收端和数据分析显示装置四部分构成。并行数据发送端实现海明编码和数据格式转变的功能;并行数据信道由7根同轴电缆及相应电路组成;接收端... 该系统使用FPGA芯片完成了高速并行传输系统设计,其由并行数据发送端、并行数据信道、并行数据接收端和数据分析显示装置四部分构成。并行数据发送端实现海明编码和数据格式转变的功能;并行数据信道由7根同轴电缆及相应电路组成;接收端进行故障检测、数据同步提取、抽样判决和校验纠错。在传输过程中实时监测数据状态,最后通过RS232串口发送给PC机用于检测误码率。系统创新地使用了“多采样点判决算法”,降低了传输过程中的误码率。 展开更多
关键词 现场可编门阵列 并行数据传输 误码率 海明码 串行通信
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一种高速并行的MSK调制算法
7
作者 魏刚冬 李浩坤 周良臣 《成都信息工程大学学报》 2023年第4期398-403,共6页
MSK信号的相位连续与恒包络特性,使得传统MSK调制算法难以打破系统时钟频率限制,从而难以实现高速率、超宽带调制。针对该问题,提出一种高速并行的MSK调制算法,实现MSK并行调制,使得MSK调制实现时,在保留相位连续与恒包络特性的同时,比... MSK信号的相位连续与恒包络特性,使得传统MSK调制算法难以打破系统时钟频率限制,从而难以实现高速率、超宽带调制。针对该问题,提出一种高速并行的MSK调制算法,实现MSK并行调制,使得MSK调制实现时,在保留相位连续与恒包络特性的同时,比特速率不再受限于系统时钟频率。该算法包含了并行差分编码、变速率并行延迟和并行DDS等,不仅突破了系统时钟频率限制,还支持比特速率连续可调。Vivado环境中的Verilog HDL程序仿真验证了其有效性。 展开更多
关键词 比特率 MSK调制 高速调制 并行信号调制
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一种高速精确单模式串匹配算法 被引量:14
8
作者 范洪博 姚念民 《计算机研究与发展》 EI CSCD 北大核心 2009年第8期1341-1348,共8页
串匹配问题是计算机科学的基础问题之一,是网络安全、信息检索与过滤、计算生物学等众多领域的核心问题,其中,高速精确单模式匹配算法设计又是各种串匹配问题的基础.基于SBNDM2,通过修改位掩码有效位到无符号整数的高位,将BNDM算法核心... 串匹配问题是计算机科学的基础问题之一,是网络安全、信息检索与过滤、计算生物学等众多领域的核心问题,其中,高速精确单模式匹配算法设计又是各种串匹配问题的基础.基于SBNDM2,通过修改位掩码有效位到无符号整数的高位,将BNDM算法核心循环化简至最简形式(5指令/字符),并引入越界保护机制,提出S2BNDM系列精确单模式匹配算法.实验结果显示,S2BNDM系列算法在任何情况下都快于SBNDM2,对于英文语料(m<32)和DNA序列(m<8),S2BNDM系列算法为现有已知最快算法. 展开更多
关键词 串匹配 精确单模式 算法设计 位并行 文本搜索
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基于过滤的中文多模式近似字符串匹配算法 被引量:5
9
作者 范立新 谢晓能 吴飞 《计算机工程》 EI CAS CSCD 北大核心 2006年第20期48-50,58,共4页
当前近似字符串匹配算法主要针对英文等中小字符集,该文针对汉字等大字符集的有效算法很少,尤其缺少适合汉字等大字符集的多模式近似匹配算法的情况,提出了一种适合汉字等大字符集的多模式近似匹配算法——MBPM-BM,通过实验证明了该算... 当前近似字符串匹配算法主要针对英文等中小字符集,该文针对汉字等大字符集的有效算法很少,尤其缺少适合汉字等大字符集的多模式近似匹配算法的情况,提出了一种适合汉字等大字符集的多模式近似匹配算法——MBPM-BM,通过实验证明了该算法的有效性。 展开更多
关键词 近似字符串匹配 中文字符串匹配 多模式匹配 位并行运算 过滤
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位并行数据包分类算法研究 被引量:4
10
作者 韩晓非 王学光 杨明福 《华东理工大学学报(自然科学版)》 CAS CSCD 北大核心 2003年第5期504-508,共5页
主要介绍了位并行包分类算法及两种改进算法,并对这几种算法进行了详细分析、对比,最后指出位并行算法需要进一步解决的问题,提出了这些问题的解决方案。
关键词 数据包分类 路由查找 位并行 BV ABV
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适于航天应用的高速SPIHT图像压缩算法 被引量:5
11
作者 张宁 吴银花 +1 位作者 金龙旭 陶宏江 《液晶与显示》 CAS CSCD 北大核心 2011年第6期847-852,共6页
SPIHT和无链表SPIHT(Not List SPIHT)是高效的图像压缩算法,但是抗误码性差、压缩速度慢等缺点限制了其在航天领域的应用。文章针对上述两个缺点对算法进行了改进,采用Le Gall5/3小波对遥感图像进行小波分解,将小波域系数分家族块进行... SPIHT和无链表SPIHT(Not List SPIHT)是高效的图像压缩算法,但是抗误码性差、压缩速度慢等缺点限制了其在航天领域的应用。文章针对上述两个缺点对算法进行了改进,采用Le Gall5/3小波对遥感图像进行小波分解,将小波域系数分家族块进行索引、扫描和码率分配,按照比特平面或运算进行重要性预测,实现了N个位平面同时编码。改进算法与SPIHT相比易于硬件编程实现,仿真结果显示,解压后图像峰值信噪比(PSNR)提高了0.2~0.6db,压缩速度提高了4~6倍。用硬件实现时如果采用并行和流水线操作,速度还可以进一步提高。 展开更多
关键词 航天应用 高速SPIHT 抗误码性 比特平面并行
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弱对偶基下比特并行RS编码器的设计 被引量:2
12
作者 曾晓洋 魏仲慧 郝志航 《光电工程》 CAS CSCD 北大核心 2001年第3期65-69,共5页
讨论了高速 RS码编码器的设计问题。研究了有限域元素在弱对偶基 ( WDB)下的表示 ,基于弱对偶基下的最优弱对偶基的计算方法 ,给出了有限域比特并行乘法器的设计过程 ,并且利用这样的乘法器构成了广泛应用的 RS( 2 55,2 2 3)码的编码器... 讨论了高速 RS码编码器的设计问题。研究了有限域元素在弱对偶基 ( WDB)下的表示 ,基于弱对偶基下的最优弱对偶基的计算方法 ,给出了有限域比特并行乘法器的设计过程 ,并且利用这样的乘法器构成了广泛应用的 RS( 2 55,2 2 3)码的编码器。 RS( 2 55,2 2 3)码的编码器的复杂度定量的分析结果表明 :弱对偶基下比特并行乘法器设计复杂度降低 ,便于 VLSI实现。编码器的数据吞吐率可达较高值 。 展开更多
关键词 RS编码器 弱对偶基 比特并行
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基于元组空间的位并行包分类算法 被引量:2
13
作者 韩晓非 杨明福 王学光 《计算机工程与应用》 CSCD 北大核心 2003年第29期188-192,共5页
随着网络的发展,路由器需要完成数据包过滤、QOS、流量计费等额外服务,这要求路由器能够以线速(wirespeed)完成对数据包的分类处理。位并行算法是一种快速的包分类算法,但由于空间占用量过大,它不能扩展到大规模规则库。该文从位并行算... 随着网络的发展,路由器需要完成数据包过滤、QOS、流量计费等额外服务,这要求路由器能够以线速(wirespeed)完成对数据包的分类处理。位并行算法是一种快速的包分类算法,但由于空间占用量过大,它不能扩展到大规模规则库。该文从位并行算法入手,通过引入元组空间的概念提出了一种新的算法,在时间复杂度与空间复杂度上都较位并行算法有很大改进,并具有很好的扩展性。 展开更多
关键词 数据包分类 路由查找 住并行 元组空间
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一个运动图像实时压缩的64位并行指令集 被引量:1
14
作者 罗玉平 代镭 +2 位作者 尹社广 施业斌 陈海涛 《中国科学技术大学学报》 CAS CSCD 北大核心 2002年第5期552-559,共8页
为实现运动图像的实时压解传输 ,采用 8位乘加并行、系数转换、矩阵转置和数据装载和截位的通盘解决方式 ,构造了一个 6 4位并行二维离散余弦变换 (discreteco sinetranslation ,DCT)硬件核 ,使得运动图像的压解运算中DCT和运动估值的CP... 为实现运动图像的实时压解传输 ,采用 8位乘加并行、系数转换、矩阵转置和数据装载和截位的通盘解决方式 ,构造了一个 6 4位并行二维离散余弦变换 (discreteco sinetranslation ,DCT)硬件核 ,使得运动图像的压解运算中DCT和运动估值的CPU耗时下降了十几倍 ,实现了实时压缩 . 展开更多
关键词 运动图像 二维离散余弦变换 运动估值 块匹配法 64位并行指令集 图像压缩
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高性能的EBCOT编码及其VLSI结构 被引量:6
15
作者 刘凯 李云松 吴成柯 《软件学报》 EI CSCD 北大核心 2006年第7期1553-1560,共8页
提出了比特平面与编码过程全并行处理的EBCOT(embeddedblockcodingwithoptimizedtruncation)编码结构.通过分析JPEG2000和国内外提出的EBCOT编码结构,指出不仅每一个比特平面,而且对应的编码过程的编码信息可以同时获得,从而给出了比特... 提出了比特平面与编码过程全并行处理的EBCOT(embeddedblockcodingwithoptimizedtruncation)编码结构.通过分析JPEG2000和国内外提出的EBCOT编码结构,指出不仅每一个比特平面,而且对应的编码过程的编码信息可以同时获得,从而给出了比特平面与编码过程全并行处理的块编码方法,并且详细说明了实现的VLSI结构.理论分析以及具体实验结果表明,比特平面与编码过程全并行处理所需的时钟周期最少,FPGA原型系统最高时钟频率可达65MHz,对于512512的灰度图像,处理速度可达30fps,完全可以实时处理,图像质量达到了公布的JPEG2000标准. 展开更多
关键词 EBCOT算法 比特平面与编码过程全并行 块编码
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一种用于JPEG2000的高效位平面编码电路 被引量:2
16
作者 张为 高志宇 沈友宝 《北京理工大学学报》 EI CAS CSCD 北大核心 2011年第2期206-209,215,共5页
研究了JPEG2000编码芯片的核心模块——位平面编码电路.通过分析EBCOT编码原理、现有算法及硬件实现中存在的问题,提出了一种基于双上文窗口并行的EBCOT系数位建模方法的新型位平面编码电路架构,可以实时生成编码时所需的状态信息,在提... 研究了JPEG2000编码芯片的核心模块——位平面编码电路.通过分析EBCOT编码原理、现有算法及硬件实现中存在的问题,提出了一种基于双上文窗口并行的EBCOT系数位建模方法的新型位平面编码电路架构,可以实时生成编码时所需的状态信息,在提高整体编码速度的同时节省存储资源.仿真结果表明,对于一个512×512的YUV图像,采用码块大小为64×64的方式编码,1个时钟周期可以处理4个样本,并且减少约16kbit的存储器需求. 展开更多
关键词 位平面编码 嵌入式优化截断块编码 双上下文窗口并行编码
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一种比特平面并行处理的零树编码结构 被引量:4
17
作者 刘凯 李云松 吴成柯 《电路与系统学报》 CSCD 北大核心 2005年第5期23-26,共4页
提出了比特平面并行处理的零树编码结构。根据内嵌编码的零树结构,指出每一个比特平面的编码信息可以同时获得,从而给出了并行的零树编码结构。与现有的结构相比,该结构具有并行度高,没有中间缓冲等特点。实验结果表明,处理速度有明显提... 提出了比特平面并行处理的零树编码结构。根据内嵌编码的零树结构,指出每一个比特平面的编码信息可以同时获得,从而给出了并行的零树编码结构。与现有的结构相比,该结构具有并行度高,没有中间缓冲等特点。实验结果表明,处理速度有明显提高,图像质量可满足大多数应用要求。 展开更多
关键词 图像压缩 零树编码 比特平面并行 VLSI结构
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可变速率调制器研究及其FPGA实现 被引量:2
18
作者 翟海涛 郄志鹏 张尔扬 《国防科技大学学报》 EI CAS CSCD 北大核心 2014年第2期124-128,共5页
提出了一种变速率调制系统的设计方法。基于现场可编程门阵列(FPGA),在硬件系统中实现了新方法。所设计的系统能够处理(13.5~300)Mbps连续变化的比特速率。通过将整个可变速率范围分成若干小段,分别经过不同倍数的采样滤波,保证了... 提出了一种变速率调制系统的设计方法。基于现场可编程门阵列(FPGA),在硬件系统中实现了新方法。所设计的系统能够处理(13.5~300)Mbps连续变化的比特速率。通过将整个可变速率范围分成若干小段,分别经过不同倍数的采样滤波,保证了所有符号速率对应的数据能够被调制到数模转换芯片(DAC)处理范围内。给出了系统整体设计结构,分析了硬件实现时的难点,论述了并行采样滤波与并行载波生成等设计方法。硬件实现结果表明,所提出的设计方法能够实现对较宽范围内连续可变速率信号的调制。系统的易扩展性也保证了所设计结构能够处理更宽的变速率范围。 展开更多
关键词 变速率 调制器 比特速率 并行滤波 现场可编程门阵列 数模转换芯片
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CRC查询表及其并行矩阵生成方法 被引量:10
19
作者 梁海华 盘丽娜 +1 位作者 赵秀兰 李克清 《计算机科学》 CSCD 北大核心 2012年第B06期154-158,共5页
循环冗余校验码(CRC)被广泛应用于通信领域。直接按位计算CRC校验值的方法难以满足高速链路要求,查询表方法与并行处理在很大程度上可以突破处理速度上的瓶颈。对查询表与并行处理矩阵之间的关系进行探讨,给出任意阶次生成多项式及任意... 循环冗余校验码(CRC)被广泛应用于通信领域。直接按位计算CRC校验值的方法难以满足高速链路要求,查询表方法与并行处理在很大程度上可以突破处理速度上的瓶颈。对查询表与并行处理矩阵之间的关系进行探讨,给出任意阶次生成多项式及任意处理位宽的查询表并行矩阵生成方法,并衍生出块处理方法。对表查询方法、并行矩阵查询方法及块处理方法的性能进行了比较分析,结果表明,并行处理位宽w增加,处理时间减少,并行矩阵方法在存储空间上表现更优;块处理通过减小校验序列长度,运算速度显著提高。 展开更多
关键词 循环冗余校验码 位计算 查询表 并行处理矩阵 并行处理位宽 块处理
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JPEG2000全并行位平面编码器的VLSI设计验证 被引量:1
20
作者 刘文松 朱恩 +2 位作者 王健 徐龙涛 黄宁 《东南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2011年第6期1132-1136,共5页
研究了JPEG2000位平面编码器的算法和全并行电路结构.以单列样本点作为数据单元,分析了通道编码过程中数据的关联性.只需缓存前一列样本点的显著性状态信息,并读取当前列和后续2列的原始数据,便可在一个编码窗口内完成当前列的通道和位... 研究了JPEG2000位平面编码器的算法和全并行电路结构.以单列样本点作为数据单元,分析了通道编码过程中数据的关联性.只需缓存前一列样本点的显著性状态信息,并读取当前列和后续2列的原始数据,便可在一个编码窗口内完成当前列的通道和位平面并行编码;每次仅需读入一列新的数据,即可实现编码循环.据此设计了三级流水线的全并行电路结构,仅需259个周期就可处理完32×32的小波子带,同时保持了较低的硬件开销.FPGA综合结果表明,系统时钟可以综合到76.355 MHz,达到301.9Mcoefficient/sec的处理能力,可满足现有图像实时处理要求. 展开更多
关键词 JPEG2000 位平面编码 通道并行 位平面并行 VLSI
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