基于新型booth选择器和压缩器的乘法器设计

为了优化乘法器关键路径延时并减少电路面积,提高乘法器的整体性能.本文在运用基4booth算法的基础上,针对部分积生成器延时相对较大的问题,提出了一种新型的booth选择器,用于提高部分积生成的效率.同时,本文又提出一种新型的4-2部分积压缩器,用于提高部分积压缩器的压缩效率.基于tsmc28nm工艺,对运用上述优化点的有符号16比特乘法器进行仿真验证和综合,本文设计的乘法器关键路径延时为0.98 ns.实验结果表明,本文提出的两点新型设计,能较好的提升乘法器的计算性能.