Research of Board-Level BIT Technology Based on Boundary-Scan Architecture

The boundary scan architecture and its basic principle of board level built in test(BIT) technology are presented. A design for board level built in test and the method to implement test tool are brought forward.

混合技术电路板簇测试的多边界扫描链优化配置

由边界扫描器件和非边界扫描器件组装的混合技术电路板将在今后相当长时间内广泛存在 ,板中由非边界扫描器件组成的簇的测试是边界扫描测试领域重要而富有实际价值的问题 .为减少其测试时间 ,基于贪婪策略和单扫描链最优排序技术 ,提出了一种多边界扫描链优化配置技术 .经实例验证表明 ,该技术可以有效地减少混合技术电路板簇测试时间 。

带有非边界扫描器件的混装电路的扫描链优化配置

在混装电路中,由不同的非边界扫描器件所组成的簇所需要的测试向量的数目可能是不同的,根据不同的簇所需要的测试向量的不同,可以将整个测试过程分为不同的测试阶段,每个测试阶段过后都会有一个或者多个扫描芯片处于bypass状态,而此时其长度只有1,也就是说每一个扫描链的长度是随着测试矢量的移出而变化的,整个扫描链的配置过程中,需要考虑这样两个问题:如何将扫描芯片分配给各条扫描链以及如何排列各条扫描链中扫描芯片的顺序,提出了一种如何配置单链的方法,即优化配置扫描芯片在扫描链中的顺序,这种方法同样可以被应用到多链。

混合技术PCB可测试性设计优化方法

文中对既包含JTAG芯片又包含非JTAG芯片的混合技术电路板的设计问题进行了深入的研究,构造了两种优化设计算法。应用这两种算法设计的电路,不仅可以满足应用JTAG机制对所有芯片进行测试的要求——可测试必要条件,而且具备最低的整体费用。文中给出了具体的算法,并用实例对算法进行了说明。

新颖综合可测试性设计优化算法

可测试性设计是提高产品质量、可靠性、维修性的重要手段。文中对混合技术电路板的可测试性设计问题进行了深入的研究,应用图论模型对综合应用多种可测试性机制进行优化设计的问题进行描述,并应用“贪婪”算法策略构造了一种可行的求解算法,并用实例对算法进行了验证。

边界扫描技术在板级可测性设计中的应用探索

随着硬件系统的规模不断庞大,其内部精度也逐渐增加,相关的测试工作难度越来越大,在这一过程中应用边界扫描技术则能够较好的解决这一问题。本文主要探讨了边界扫描技术的原理,从设计、优化等各个方便针对边界扫描技术在板级可测性设计中的应用。最终结果提示该技术能够显著降低测试时间,对于提高系统经济价值具有较好的作用。